布尔逻辑的应用

[09-12 12:22:25]   来源:http://www.88dzw.com  电路基础   阅读:8294

文章摘要:R S Q Q' 0 0 非法 0 1 1 0 1 0 0 1 1 1 记忆 从逻辑表可以看到: 如果R和S的状态相反,则Q与S相同,且Q'与Q相反。 如果R和S同时切换为1,则电路会记住R和S上先前显示的内容。 有趣的是,该逻辑表中还有一种非法状态。在这种状态下,R和S都为0,在此状态下没有记忆值。由于存在非法状态,因此通常要在输入端添加一些条件逻辑以防止出现这种状态,如下图所示: 在该电路中,有两个输入(D和E)。您可以将D视为“数据”,并将E视为“启用”。如果E为1,则Q的状态将与D相同。但是如果E更改为0,则Q将会记住在D上最后看到的内容。以这种方式运行的电路通常称为

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R S Q Q'
0 0
非法
0 1 1 0
1 0 0 1
1 1
记忆

从逻辑表可以看到:

  • 如果R和S的状态相反,则Q与S相同,且Q'与Q相反。
  • 如果R和S同时切换为1,则电路会记住R和S上先前显示的内容。

有趣的是,该逻辑表中还有一种非法状态。在这种状态下,R和S都为0,在此状态下没有记忆值。由于存在非法状态,因此通常要在输入端添加一些条件逻辑以防止出现这种状态,如下图所示:

通常要在输入端添加一些条件逻辑以防止出现非法状态

在该电路中,有两个输入(D和E)。您可以将D视为“数据”,并将E视为“启用”。如果E为1,则Q的状态将与D相同。但是如果E更改为0,则Q将会记住在D上最后看到的内容。以这种方式运行的电路通常称为触发器。

触发器的一种常见形式是J-K触发器。人们并不清楚“J-K”名称的历史来由,但通常它会出现在一个黑盒子中,如下所示:

J-K触发器

在该示意图中,P代表“预设”,C代表“清除”,Clk代表“时钟”。该逻辑表如下所示:

P C Clk
J K Q Q'
1 1 1到0
1 0 1 0
1 1 1到0
0 1 0 1
1 1 1到0
1 1
切换
1 0 X
X X 0 1
0 1 X
X X 1 0

该表表明:首先,“预设”和“清除”完全覆盖J、K和Clk。因此,如果“预设”变为0,则Q将变为 1;如果“清除”变为0,则Q将会变为0(不管J、K和Clk执行何种操作)。但是,如果“预设”和“清除”都为1,则J、K和Clk均可执行。1到0符号表示时钟从1更改为0时,如果J和K的状态相反,则将记住J和K的值。在时钟的下降沿(从1到0的转换),将存储J和K。但是,如果J和K在下降沿上正巧都为1,则Q只能切换。也就是说,Q将从当前状态变为相反的状态。

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