基于MIPS内核的HDTV-SoC平台总线接口模块

文章摘要： 图6 外部模块中断寄存器逻辑关系 另外，为了便于CPU的访问，所有这些寄存器在模块中都有编址。这样对于任意一个中断，最多通过两次查询CPU就可以获知产生该中断的中断源。 仿真与综合 设计的仿真工作是分两部分进行的。各模块先单独仿真，待波形正确后再各模块联调。在编制TESTBENCH时，分别在不同的文件当中处理不同的工作情况。具体到HIF模块，仿真主要完成如下方面的验证：寄存器的写入和读取、双口RAM的写入和读取以及中断的产生和获取。在设计中，采用VHDL语言编写代码，以及Mentor公司的ModelSimSE5.7工具进行编

基于MIPS内核的HDTV-SoC平台总线接口模块,标签：电子小制作,http://www.88dzw.com

   

                     图6  外部模块中断寄存器逻辑关系

    另外，为了便于CPU的访问，所有这些寄存器在模块中都有编址。这样对于任意一个中断，最多通过两次查询CPU就可以获知产生该中断的中断源。

    仿真与综合

    设计的仿真工作是分两部分进行的。各模块先单独仿真，待波形正确后再各模块联调。在编制TESTBENCH时，分别在不同的文件当中处理不同的工作情况。具体到HIF模块，仿真主要完成如下方面的验证：寄存器的写入和读取、双口RAM的写入和读取以及中断的产生和获取。在设计中，采用VHDL语言编写代码，以及Mentor公司的ModelSimSE5.7工具进行编译和仿真。在仿真时，SMIC库提供的双口RAM模型作为外部模块挂接在系统中，模型的接口时序与图4中所示的完全一致。图7为节选的HIF模块仿真波形。

   

                        图7  HIF模块仿真波形图

    由于整个SoC系统的设计工作尚处于FPGA验证阶段，因此在综合时选用Xilinx公司的ISE6.1软件中自带的XST综合工具，FPGA器件选择Virtex-E系列的XCV2000E。综合后的结果报告如表2所示。

   

                          表2  综合结果报告表

    总结

    由仿真和综合的实验结果可以看出，HIF模块的设计可以满足系统在功能上的要求，而且综合后的模块所占用的FPGA的面积和资源的比例都很小，有些甚至可以忽略不计，因而不会影响到系统中其它模块的设计与实现。而综合后的主工作频率为116.959MHz，完全满足设计要求。

上一页  [1] [2] [3]