智能手机的系统架构及其低功耗设计

文章摘要： 在数字集成电路设计中，cmos电路的静态功耗很低，与其动态功耗相比基本可以忽略不计，故暂不考虑。其动态功耗计算公式为： pd="ctv2f"(1) 式中：pd为cmos芯片的动态功耗；ct为cmos芯片的负载电容；v为cmos芯片的工作电压；f为cmos芯片的工作频率。 由式(1)可知，cmos电路中的功率消耗与电路的开关频率呈线性关系，与供电电压呈二次平方关系。对于cpu来说，vcore电压越高，时钟频率越快，则功率消耗越大，所以，在能够正常满足系统性能的前提下，尽可能选择低电压工作的cpu。对于已经选定的cp

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       在数字集成电路设计中，cmos电路的静态功耗很低，与其动态功耗相比基本可以忽略不计，故暂不考虑。其动态功耗计算公式为： 

       pd="ctv2f"　　　　(1) 

       式中：pd为cmos芯片的动态功耗；ct为cmos芯片的负载电容；v为cmos芯片的工作电压；f为cmos芯片的工作频率。  

       由式(1)可知，cmos电路中的功率消耗与电路的开关频率呈线性关系，与供电电压呈二次平方关系。对于cpu来说，vcore电压越高，时钟频率越快，则功率消耗越大，所以，在能够正常满足系统性能的前提下，尽可能选择低电压工作的cpu。对于已经选定的cpu来说，降低供电电压和工作频率，能够在总体功耗上取得较好的效果。 

       对于主cpu来说，内核供电电压为1.3 v，已经很小，而且其全速运行时的主频可以完全根据需要进行设置，其内部所需的其他各种频率都是通过主频分频产生。主cpu主频fcpu计算公式如下： 


       在coms芯片上，为了防止静电造成损坏，不用的引脚不能悬空，一般接下拉电阻来降低输入阻抗，提供泄荷通路。需要加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限来增强抗干扰能力。但是在选择上拉电阻时，  
必须要考虑以下几点： 

       a)从节约功耗及芯片的倒灌电流能力上考虑，上拉电阻应足够大，以减小电流； 

       b)从确保足够的驱动电流考虑，上拉电阻应足够小，以增大电流； 

       c)在高速电路中，过大的上拉电阻会使信号边沿变得平缓，信号完整性会变差。 

       因此，在考虑能够正常驱动后级的情况下(即考虑芯片的vih或vil)，尽可能选取更大的阻值，以节省系统的功耗。对于下拉电阻，情况类似。 

       2.3.2 对悬空引脚的处理 

       对于系统中cmos器件的悬空引脚，必须给予重视。因为cmos悬空的输入端的输入阻抗极高，很可能感应一些电荷导致器件被高压击穿，而且还会导致输入端信号电平随机变化，导致cpu在休眠时不断地被唤醒，从而无法进入睡眠状态或其他莫名其妙的故障。所以正确的方法是，根据引脚的初始状态，将未使用的输入端接到相应的供电电压来保持高电平，或通过接地来保持低电平。 

       2.3.3 缓冲器的选择 

       缓冲器有很多功能，如电平转换、增加驱动能力、数据传输的方向控制等，当仅仅基于驱动能力的考虑增加缓冲器时，必须慎重考虑，因驱动电流过大会导致更多的能量被浪费掉。所以应仔细检查芯片的最大输出电流ioh和iol是否足够驱动下级芯片，当可以通过选取合适的前后级芯片时应尽量避免使用缓冲器。 

       2.4 电源供给电路 

       由于使用双cpu架构，外设很多，需要很多种电源。仅以主cpu来说，就需要1.3v、2.4v和2.8v电压，因此需要很多电压变化单元。通常，有以下几种电压变换方式：线性调节器；dc／dc；LDO(低漏失调节器)。其中ldo本质上是一种线性稳压器，主要用于压差较小的场合，所以将其合并为线性稳压器。 

       线性稳压器的特点是电路结构简单，所需元件数量少，输入和输出压差可以很大，但其致命弱点是效率低、功耗高，其效率η完全取决于输出电压大小。 

       dc／dc电路的特点是效率高、升降压灵活，缺点是电路相对复杂，纹波噪声干扰较大，体积也相对较大，价格也比线性稳压高，对于升压，只能使用dc／dc。因此，在设计中，对于电源纹波噪音要求不严的情况，都是使用dc／dc的电压转换器件，这样可以有效地节约能量，降低智能手机的功耗。 

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