基于SoC的AC97技术硬件设计

文章摘要： (2)写满PCM右声道输出FIFO； (3)轮询音频编解码器准备好(Codec ready）信号是否有效； (4)读音频编解码器的26H寄存器，判断D/A转换器是否准备好； (5)允许CRBUF产生中断请求； (6)写0到音频编解码器的02H寄存器，使主音 量衰减最小； (7)等待CRBUF产生中断，响应中断并写0到音频编解码器的18H寄存器，使PCM输出音量衰减最小； (8)等待CRBUF产生中断，响应中断并写1到音频编解码器的2AH寄存器，即以变采样率播放音频； (9)等待CRBUF产生中断，

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       (2)写满PCM右声道输出FIFO；

       (3)轮询音频编解码器准备好(Codec ready）信号是否有效；

       (4)读音频编解码器的26H寄存器，判断D/A转换器是否准备好；

       (5)允许CRBUF产生中断请求；

       (6)写0到音频编解码器的02H寄存器，使主音 量衰减最小；

       (7)等待CRBUF产生中断，响应中断并写0到音频编解码器的18H寄存器，使PCM输出音量衰减最小；

       (8)等待CRBUF产生中断，响应中断并写1到音频编解码器的2AH寄存器，即以变采样率播放音频；

       (9)等待CRBUF产生中断，响应中断并写5622(十六进制)到音频编解码器的2CH寄存器，即以22.05kHz采样率播放音频；

       (10)允许PCM左右声道FIFO产生满中断；

       (11)设置PCM左右声道定速率或者变速率传输，并开始播放音频；

       (12)等待FIFO中的PCM码传送掉16层并发出中断请求；

       (13)判断是否是PCM左声道FIFO发出中断请求，如果是，则写16层PCM左声道数据；

       (14)判断是否是PCM右声道FIFO发出中断请求，如果是，则写16层PCM右声道FIFO数据；

       (15)如果内存中PCM数据被读完，则放音结束，否则返回第12步继续放音。

       SOC仿真环境的构成和原理

       由音频控制器的工作原理可见，其每一个步骤都是在DSP内核控制下进行的。因此在对音频控制器进行功能验证时，不但要保证其本身的逻辑正确，更要保证其与内核的数据传输正确，这样才有利于音频控制器和内核的整合。由此提出通过构件SoC内核仿真环境来逼近真实内核，并在这个仿真环境中测试所设计的音频控制器。

       仿真环境的构成

       SoC内核仿真环境的硬件以Xilinx公司的MICroBlaze多媒体开发电路板为基础，其核心是Vertex II FPGA。电路板上还集成了National Semiconductor公司的AC'97 CODEC LM4549 芯片，并且提供了LINE IN/OUT、耳机以及麦克风插口。可以通过这些插口来测试音频录放效果，也可通过电路板上的测试点调试部分关键信号。SoC内核仿真环境的构成如图2所示。

  图2 SoC内核仿真环境的构成

     内核模拟模块(CORE SIM)是SOC内核仿真环境的核心，以RTL代码形式下载到Vertex II FPGA中模拟DSP内核的单周期指令，可以实现读写内存、访问音频控制器(包括读写FIFO、CRBUF以及CSRS)、响应并处理中断请求或DMA请求。其中，DIN_RAM是32位内存数据输入总线；DIN_CTRL是32位音频控制器数据输入总线；DOUT是32位数据输出总线；IRQ是音频控制器中断请求；DMA REQ是音频控制器DMA请求；RST是音频控制器异步复位。

       块内存模块是由Vertex II FPGA中的块内存实现的单端口内存，这种内存的时序与常规SRAM相同，可以模拟最大126KB的片上SRAM。在Xilinx集成开发环境(ISE)中调用CORE Generator，就可以生成 这种静态内存。如果运用Memory Eidtor工具生成cgf和coe文件(块内存的配置文件)，就可以在为FPGA下载BIT文件的同时给块内存赋初始值。基于FPGA这项强大的功能，就可以将从个人电脑上提取出来的PCM音频码下载到块内存中，然后在内核模拟模块的控制下，通过音频控制器传送到音频编解码器中，由此实现音频播放。

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