基于MPEG-2算法的列车语音记录设备

文章摘要：图2 UDA1341TS与DSP的硬件连接图CPLD低速控制 DSP作为高速的运算处理器不适合低速的控制应用。对UDA1341TS检测、初始化，对LCD的控制以及对Flash的存储控制都是低速的控制。本系统选用CPLD来完成这些工作， CPLD为Altera公司的EPM7128S，开发仿真环境为Altera公司的MAX-PLUSII。因为DSP的地址线A0、A1、A2要被某些芯片使用，所以选取A3-A7、A15共6根地址线和I/O空间选择信号共同产生系统中各芯片的选通信号。CPLD中的控制电路负责产生各种读写信号，如Flash的读信号MEM_RD和写信号MEM_WR等。 在该系统

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图2  UDA1341TS与DSP的硬件连接图

CPLD低速控制
    DSP作为高速的运算处理器不适合低速的控制应用。对UDA1341TS检测、初始化，对LCD的控制以及对Flash的存储控制都是低速的控制。本系统选用CPLD来完成这些工作， CPLD为Altera公司的EPM7128S，开发仿真环境为Altera公司的MAX-PLUSII。因为DSP的地址线A0、A1、A2要被某些芯片使用，所以选取A3-A7、A15共6根地址线和I/O空间选择信号共同产生系统中各芯片的选通信号。CPLD中的控制电路
负责产生各种读写信号，如Flash的读信号MEM_RD和写信号MEM_WR等。

    在该系统中，C5402要产生许多控制信号(如Flash程序页的选择信号PPG2-PPGO等)，同时也要监视和读取外部的状态。因为C5402只有两个通用I/O引脚，所以用CPLD来对其进行I/O端口扩展。CPLD内部通过一个8位DFF触发器实现对数据的输出。另外，通过8个三态门，将8位输入状态放到C5402数据总线的低8位上。C5402有4个中断输入。CPLD的中断选择模块可以从最多8个外部中断信号中选择4个作为C5402的中断输入，提高了系统的灵活性。

图3 系统主程序

软件设计
    软件设计主要包括ADC的程序设计，语音数据的压缩编码等。

ADC的程序设计
    ADC以16KHz的采样频率、16位量化精度进行采样，采样的位同步信号、帧同步信号、数据位时钟信号均由DSP提供，所以对McBSP相关寄存器的编程，如引脚控制寄存器(PCR)的编程，串口控制器(SPCR1,SPCR2)的编程，接收控制寄存器(RCR1x,RCR2x)以及发送控制寄存器(XCR1,XCR2)的编程会影响语音信号的最终效果，所以用户在开发之前必须详细参阅相关资料。

图4 帧内编码流程

语音数据编码
    本文采用通用的MPEG-2语音压缩编码算法，该算法是帧数据结构编码，一帧的样点值是576，以UDA1341TS 的16KHz采样频率计算，一帧数据的编码要求在72ms内完成。C5402的指令周期是10ns,在满足算法要求的情况下，进行双通道实时编码约需要10ms，所以C5402可以完成该算法的实时编码。主要包括以下几方面：滤波器组的运算；心理声学模型的运算； 量化编码；帧数据格式化。

    滤波器组的作用是完成信号从时域到频域的映射。心理声学模型的计算是利用1024点的FFT，对输入的语音信号进行频谱分析，再结合时频映射的结果，计算出各子带人耳的掩蔽特性。量化编码是通过各子带人耳的掩蔽特性和输出比特率的要求，计算出各子带编码所需的比特分配信息，并且对各子带数据进行线性量化编码的过程。程序的后续工作是按照MPEG-2标准对数据进行格式化，其目的是使数据编码后能被正确地解码，系统主程序如图3所示。

    帧内编码是DSP按照MPEG-2标准对ADC传来的数字语音信号进行压缩编码，其流程如图4所示。

结语
    系统上电运行后，经多次实验测试，运行情况稳定。目前该设备已经进行现场调试运用，开始部分装车运行，满足了列车语音记录的实际要求。

参考文献：
1 Philips Semiconductors. UDA1341TS  Product specification [Z].Netherlands:Philips Semicon ductors,2002

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