基于ADSP-BF537的无线视频传输方案

文章摘要：(1)数据传输：视频数据传输。用于从编码器获取编码后的视频数据流，并存储到缓冲区中。(2)FPGA中断：视频数据发送中断；MDMA中断。DSP首先通过Socket与视频服务器连接，从视频服务器获取视频数据，并将数据缓存后按照特定的格式打包，等待FPGA触发视频数据发送中断。中断触发后，DSP启动MDMA将一帧大小的数据发送给FPGA发送缓冲区。当MDMA操作完成后，触发MDMA中断，将帧头写入FPGA发送缓冲区的头两个字节。FPGA将接收的数据进行基带算法处理后再将数据发送给射频部分，之后FPGA再触发视频数据发送中断，告诉DSP可以下一帧的发送，于是又启动MDMA，如此循环。3 实验结果和分

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　　(1)数据传输：视频数据传输。用于从编码器获取编码后的视频数据流，并存储到缓冲区中。

　　(2)FPGA中断：视频数据发送中断；MDMA中断。

　　DSP首先通过Socket与视频服务器连接，从视频服务器获取视频数据，并将数据缓存后按照特定的格式打包，等待FPGA触发视频数据发送中断。中断触发后，DSP启动MDMA将一帧大小的数据发送给FPGA发送缓冲区。当MDMA操作完成后，触发MDMA中断，将帧头写入FPGA发送缓冲区的头两个字节。FPGA将接收的数据进行基带算法处理后再将数据发送给射频部分，之后FPGA再触发视频数据发送中断，告诉DSP可以下一帧的发送，于是又启动MDMA，如此循环。

　　3 实验结果和分析

　　对系统在不同的信噪比的环境中传输的误码率进行了测试。测试方法如下：将发射机的输出端口通过数据排线与逻辑分析仪相连，逻辑分析仪将采集到的一帧发射信号送到PC中用Matlab软件对其加上噪声，得到信噪比固定的信号。将这个信号导人信号源中进行不间断循环发送给接收端的输入端口。接收机接收信号进行解调并将解调出的数据传给PC以统计误码率。测试结果如表2所示。

　　4 结 语

　　设计了一种无线视频传输系统的方案，并对其中发射部分的数据通信过程做了详细阐述。从硬件架构和软件设计两方面说明了数据在视频服务器、DSP和FP-GA之间的传递过程。其中ADSP-BF537作控制器，成功完成了动态配置FPGA和通过网口传送视频数据的功能。该方案很好地满足了大数据量，实时性的数据处理和结构灵活，模块化设计相结合的要求。同时DSP+FPGA的数字硬件系统开发周期较短，系统容易维护和扩展，适合实时信号处理，使方案有更广泛的应用。

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　　2．1 硬件平台

　　ADSP是ADI(Analog Device Inc．)公司推出的一系列高性能低功耗DSP芯片，而基于Blackfin处理器的ADSP-BF537具有接口丰富，性能优良，价格低廉等特点，并具有强大的多媒体数据处理能力。Blackfin处理器集成了一个由ADI公司和Intel公司联合开发的基于MSA(Micro Signal Architecture)的16／32位嵌入式处理器，支持32位RISC指令集，采用10级流水线，集成了两个16位乘法加速器，内核主频最高可以达到600 MHz。ADSF-BF537总线有一个以DMA控制器为中心的高速自主数据通道。DMA总线可以在存储器之间、存储器和外部接口之间快速地传递数据，并且可以和内核并行操作。ADSP的集成开发环境Visual DSP++中嵌入了实时操作系统内核VDK，适合多任务多线程的嵌入式操作。ADI还提供了一个用于Blackfin系列嵌入式处理器的轻量级TCP／IP(LwIP)协议栈端口，可以快速将一个独立的嵌入式应用联网。

　　2．2 硬件系统架构

　　DSP与视频服务器采用轻量级TCP／IP(LwIP)交互数据，这里不过多介绍。主要介绍DSP与FPGA连接。由于FPGA基于SRAM工艺，掉电后数据会丢失。采用的方法是将作用于FPGA的通信基带算法文件存储在DSP的FLASH中。一般调试时，DSP及FPGA都需要从PC机通过JTAG口进行程序的下载。但当系统程序已经调试完毕，当需要到户外进行测试或作为产品使用时，针对系统调试的方便性，采用DSP自启动及配置FPGA部分。

　　ADI公司的ADSP-BF537上电后启动方式一共有7种。本设计中采用的DSP上电从16位FLASH启动，启动程序采用Analog公司提供的烧写启动FLASH的程序。第一次上电时，利用JTAG，结合ADSP自带工具“FLASH Programmer”将写好的DSP程序烧入FLASH中。并且将FPGA的配置文件(．bit格式)读到缓存，通过DSP烧写到FLASH的Bankl和Bank2中，把Bank0用来做DSP自启动。断电复位后，启动过程如下：

　　(1)BF537从FLASH引导启动，完成DSP板级初始化。

　　(2)FPGA的配置文件动态加载到FPGA中。

　　(3)用DSP的GPIO端口对FPGA的时钟和数据配置专用引脚进行模拟时序，即完成对FPGA的动态配置。

　　在启动过程完成后，DSP与视频服务器进行Sock-et连接，接收压缩的视频码流，并送到FPGA进行基带部分的处理。DSP与FPGA的接口部分如图2所示。

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