手机数字基带处理芯片中的静态时序分析

文章摘要：图2为PT的工作流程，我们可以看出静态时序分析是一个反复进行的过程。直到结果满足要求为止。 图2 PT工作流程芯片在工作时所处的环境是不同的，然而环境的不同导致芯片内部的单元和线的延迟不同。为了使芯片在大多数环境下都能正常工作，PT中提供了三种分析模式：single、bc_wc、on_chip_variation。我们平时常用的是bc_wc模式，它把环境用工艺制程（process）、温度（temperature）、电压（vol

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　　图2为PT的工作流程，我们可以看出静态时序分析是一个反复进行的过程。直到结果满足要求为止。

                                       
                                              图2 PT工作流程

　　芯片在工作时所处的环境是不同的，然而环境的不同导致芯片内部的单元和线的延迟不同。为了使芯片在大多数环境下都能正常工作，PT中提供了三种分析模式：single、bc_wc、on_chip_variation。我们平时常用的是bc_wc模式，它把环境用工艺制程（process）、温度（temperature）、电压（voltage）分为以下3种情况：

　　1、best case：工艺制程：1；理想温度零下40摄氏度；电压1.32V（此芯片额定电压为1.2V）

　　2、typical case：工艺制程：1；室温环境25摄氏度；电压1.2V

　　3、worst case： 工艺制程：1；125摄氏度；电压1.08Ｖ

　　为了测试芯片在投片生产和封装整个制造过程是否出现物理等方面的缺陷导致功能不正确。现在的超大规模集成电路的设计中，都加入了可测性设计（DFT：Design for Test）电路。当芯片工作于测试模式时，时钟树的结构与功能模式完全不同。我们必须在测试模式下也要分以上3种情况做静态时序分析。

3.静态时序分析与门级仿真的关系

　　静态时序分析也有自己的弱点，它无法验证电路功能的正确性。值得注意的是，静态时序分析只能有效地验证同步时序的正确性，大部分设计中可能包含地异步电路的时序验证，则必须通过门级仿真来保证其时序的正确性。

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　　根据以上对静态时序分析的介绍，我们做门级仿真也应该分别仿真功能模式和测试模式下的best case、typical case、worst case三种情况，但是侧重点有所不同。功能模式下，大部分电路我们只需要验证worst case和best case就可以认为是正确的，但是在我们芯片的设计中，曾经过出现worst case和best case通过而typical case仿真失败的情况。这是因为有的电路中寄存器级数太多，时钟偏移（clock skew）对电路的影响造成的。虽然这种情况即使在百万门级以上的设计中也很少见，但为了提高芯片成功率，对于关键路径，关键模块，需要仿真3中情况。测试模式一般工作在室温环境，它的仿真我们只需要关心typical case就可以了。

　　静态时序分析工具无法验证异步时钟的电路。然而现在芯片中可能存在异步时钟电路，如我们的TDS-CDMA数字基带处理芯片中，就有二十几个异步时钟域。在PT中，所有异步时钟域的路径都必须被设为false_path（表示不关心该路径）。由于RTL级功能仿真也不能发现异步时钟域之间信号的错误，我们在门级仿真时需要特别注意异步时钟域之间的信号的验证。

　　我们还可能遇到门级仿真失败，但是PT中并没有报错的情况。经过反复试验分析，可能会有以下几种情况导致它们的结果不一致：

　　1、VCS不支持负的输入输出路径延迟，但是PT是支持的。当VCS遇到负输入输出路径延迟，它就自动认为它是0。这样就导致了错误。

　　2、新版本的PT产生的SDF文件有关于信号沿的信息。如果我们用老版本的库或存储器模型没有包含这种沿的信息，PT将会认为它是一条更长的路径。而VCS仍然用标准的延迟来计算，就导致结果不一致。可见，一套完善的EDA工具很复杂，不同版本之间的细微差别也可能导致我们验证的失败。

　　3、最常见的原因是`timescale不同。如果设计和SDF文件中所设的`timescale不同，那么SDF文件中的反标值可能被舍去。这就导致了静态时序分析和动态仿真的不匹配。所以，保证RTL代码、库文件、存储器模型、SDF文件中的`timescale一致非常重要。

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