EDA业者对高速互连的标准缺乏共识（推荐）

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由于用来仿真芯片高速互连的工具还缺乏统一标准，因此当芯片互连速率达到5Gbps或更高时，所引发的各种有关问题也节节升高。最近，Cadence公司和明导国际就为了使各自的竞争方案赢得支持而陷入了这样的对立中。

两家公司的提案目前已公开于IBIS宏建模库任务小组(IBIS Macromodeling Library Task Group)中，但迄今为止，尚未显示出哪一家具有明显的胜出优势。

“我们需要新一代的EDA工具来进行序列连接设计。建模是一个特别棘手的问题，而且一直都未能加以解决。”Todd Westerhoff表示。Westerhoff在思科公司路由器部门领导一个高速讯号完整性小组。

Mentor Graphics公司一位高速设计架构师表示，现有工具将能够解决这些问题。然而，所有的人都认为问题确实非常复杂。

业界目前正迅速转移至采用高速序列接口来连接各种芯片、板卡和系统。但是在3.125～6Gbps速率之间，高速讯号却面临困境。芯片制造商必须求助于一些日益复杂的技术，例如使用发射预加重和接收器均衡等来传送和恢复频率和讯号。

当采用上述技术时，利用示波器上‘眼图模型’的传统测试方法将不再奏效。此外，如果为了测试芯片到芯片的连接而必须对兆位流量进行模拟，那么传统的晶体管级Spice模型也不再有用武之地。正因如此，芯片制造商开始利用C或Matlab语言自行开发环境来产生芯片模型，使OEM客户可以利用这些模型进行系统仿真。

“如果你只使用一个供货商的组件，这种模式毫无问题。但是现在所有芯片供货商各自都有与其芯片模型相搭配的工具和环境，它们彼此之间无法共同运作，而且与传统的Spice或IBIS建模工具之间也没有互通作业性。”Westerhoff指出。

随着讯号速度的提升，这种情况只会变得更糟糕。芯片制造商预估必须采用一套更为复杂的标准数组以及专有的讯号调变和滤波技术，以便可在不同的PCB和线缆上测试出不同结果。果真如此，显示在示波器上的‘眼图模型’便只会是一个封闭性的眼图。

“那样的话你什么都测不到。这正是我们想要解决的问题。”Westerhoff表示，“它超出了过去任何人在讯号完整性方面所做的努力。”

目前，面对模型中远远超出期望范围的不确定性，设计师只有忍受。而随着速度增加，他们可能被迫必须建立板级原型来测量互连，但这样做不仅会导致成本的增加，还会影响上市时间。

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图：用于互连建模的API能够以5Gbps及以上速率处理算法

孰优孰劣？

最终的目标是建立一个适用于高速设计的专用仿真方案，能够对芯片讯号和由板内走线或板间联机细微差别造成的影响进行充分建模。这种方案应该是任何芯片或EDA供货商在保护专有硅智财(IP)的同时，也能轻易支持的一项特性。

日前，Cadence和IBM连手向IBIS宏建模库任务小组提出了一个新的想法，即为高速讯号建模开发一个开放应用编程界面(API)。TI也已经表达支持这一个想法。

Cadence已经推出了拥有新算法建模能力的PCD SI GXL工具升级版，新版本使用新的API，能在1小时内对1千万位的流量进行仿真。Cadence目前正与两家芯片制造商以及一家系统公司的3个设计小组对该方法进行测试。

“我们尝试采用实际的模型来寻找采用API可能存在的问题，并根据芯片和系统公司的需要对其进行扩充。”Cadence公司PCB部门产品营销总监Hemant Shah表示。

Cadence试图为复杂的建模采用一种由上而下的方法，让芯片制造商以动态连接库(DLL)的形式产生算法；DLL可被插入任一款适合的仿真器中。用户可以增加多种抖动特性以及频率恢复机制，并可透过任何加密标准来保护IP。

根据Cadence提出的方法所采用的几个步骤。首先，仿真器尝试对定义信道的走线或联机进行特征化作业；随后，仿真器向传送器发出脉冲响应并测量其回应；修改后的脉冲响应再度被传送给接收器，并再度测量变化。接着，程序进行逐位(bit-by-bit)仿真，并对接收器DLL传送最终波形。

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