基于FPGA的四阶IIR数字滤波器

文章摘要： 另外?熏模块中的五个系数定义为常数，以节省硬件资源，并且采用０舍１入法进行数据处理，尽量提高数据运算精度。ＶＨＤＬ程序如下：ｅｎｔｉｔｙ ｓｍｕｌｔａｄｄ１ ｉｓｐｏｒｔ (ｃｌｋ＿ｒｅｇｂｔ,ｃｌｋ＿ｒｅｇ: ｉｎ ｓｔｄ＿ｌｏｇｉｃ:ｘ０,ｘ１,ｘ２,ｙ０,ｙ１:ｉｎ ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(９ ｄｏｗｎｔｏ ０);ｙｏｕｔ: ｏｕｔ ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(９ ｄｏｗｎｔｏ ０));ｅｎｄ ｓｍｕｌｔａｄｄ１;ａｒｃｈｉｔｅｃｔｕｒｅ ｂｅｈａｖ ｏｆ ｓｍｕｌｔａｄｄ１ ｉｓｓｉｇｎａｌ ｔａｎ,ｔｂｎ,ｔｐ２ｎ:ｓｔｄ＿ｌｏｇｉｃ;ｓｉｇｎａｌ ｃｎｔ: ｓｔｄ

基于FPGA的四阶IIR数字滤波器,标签：电路设计,http://www.88dzw.com
 

另外?熏模块中的五个系数定义为常数，以节省硬件资源，并且采用０舍１入法进行数据处理，尽量提高数据运算精度。ＶＨＤＬ程序如下：

ｅｎｔｉｔｙ ｓｍｕｌｔａｄｄ１ ｉｓ

ｐｏｒｔ (ｃｌｋ＿ｒｅｇｂｔ,ｃｌｋ＿ｒｅｇ: ｉｎ ｓｔｄ＿ｌｏｇｉｃ:

ｘ０,ｘ１,ｘ２,ｙ０,ｙ１:ｉｎ ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(９ ｄｏｗｎｔｏ ０);

ｙｏｕｔ: ｏｕｔ ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(９ ｄｏｗｎｔｏ ０));

ｅｎｄ ｓｍｕｌｔａｄｄ１;

ａｒｃｈｉｔｅｃｔｕｒｅ ｂｅｈａｖ ｏｆ ｓｍｕｌｔａｄｄ１ ｉｓ

ｓｉｇｎａｌ ｔａｎ,ｔｂｎ,ｔｐ２ｎ:ｓｔｄ＿ｌｏｇｉｃ;

ｓｉｇｎａｌ ｃｎｔ: ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(２ ｄｏｗｎｔｏ ０);

ｓｉｇｎａｌ ｔａ,ｔｂ,ｔａａ,ｔｂｂ:ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(８ ｄｏｗｎｔｏ ０);

ｓｉｇｎａｌ ｔｍｐａ,ｔｍｐｂ:ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(９ ｄｏｗｎｔｏ ０);

ｓｉｇｎａｌ ｔｐ:ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(１８ ｄｏｗｎｔｏ ０);

ｓｉｇｎａｌ ｔｐｐ:ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ,２２ ｄｏｗｎｔｏ ０);

ｓｉｇｎａｌ ｙｔｍｐ,ｐ:ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(２３ ｄｏｗｎｔｏ ０);

ｃｏｎｓｔａｎｔ ａ０:ｓｔｄ＿ｌｏｇｉｃ＿ｖｅｃｔｏｒ(９ ｄｏｗｎｔｏ ０:＝“０００００１１１００”

（其余常数说明略）

ｂｅｇｉｎ

ｔｐ２ｎ＜＝ｔａｎ ｘｏｒ ｔｂｎ;－－求补后送阵列乘法器

ｔａａ＜＝ｎｏｔ ｔａ ＋‘１’ ｗｈｅｎ (ｔａｎ＝‘１’) ｅｌｓｅ ｔａ;

ｔｂｂ＜＝ｎｏｔ ｔｂ ＋‘１’ ｗｈｅｎ (ｔｂｎ＝‘１’) ｅｌｓｅ ｔｂ;

ｔｐｐ＜＝‘１’＆‘１’＆‘１’＆‘１’＆ ｎｏｔ ｔｐ ＋‘１’ ｗｈｅｎ(ｔｐ２ｎ＝‘１’) ｅｌｓｅ ｔｐ;

ｔｍｐａ＜＝ａ０ ｗｈｅｎ ｃｎｔ＝０ ｅｌｓｅ

ａ１ ｗｈｅｎ ｃｎｔ＝１ ｅｌｓｅ

ａ２ ｗｈｅｎ ｃｎｔ＝２ ｅｌｓｅ

ｂ０ ｗｈｅｎ ｃｎｔ＝３ ｅｌｓｅ

ｂ１ ｗｈｅｎ ｃｎｔ＝４ ｅｌｓｅ (ｏｔｈｅｒｓ＝＞‘０’);

ｔｍｐｂ＜＝ｘ０ ｗｈｅｎ ｃｎｔ＝０ ｅｌｓｅ

ｘ１ ｗｈｅｎ ｃｎｔ＝１ ｅｌｓｅ

ｘ２ ｗｈｅｎ ｃｎｔ＝２ ｅｌｓｅ

ｙ０ ｗｈｅｎ ｃｎｔ＝３ ｅｌｓｅ

ｙ１ ｗｈｅｎ ｃｎｔ＝４ ｅｌｓｅ (ｏｔｈｅｒｓ＝＞‘０’);

ｔａ＜＝ｔｍｐａ(８ ｄｏｗｎｔｏ ０);ｔｂ＜＝ｔｍｐｂ(８ ｄｏｗｎｔｏ ０);

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