一种多体制通信时间同步算法及其FPGA实现

文章摘要：clk_s1：发端码元时钟，1.25MHz，即发端码元速率为1.25MHz。clk_s2：发端duc模块时钟，80MHz(根据新一代无线通信统一平台实际参数设定)。clk_r1：收端本地时钟产生器模块输入时钟，19.98MHz，通过可控时钟生成器(16倍分频)产生1.24875MHz的本地抽样时钟(与发送端码元速率相差1.25KHz)。clk_r2：收端ddc模块时钟，与clk_s2同频，80MHz。另外，发端duc输出信号中心频率为20MHz，收端ddc的本地载波频率为20.04MHz(即收发两端存在40KHz的载波频偏)。假设帧同步序列为7阶m序列(长度为127)，其仿真结果如图6示。其中

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　　clk_s1：发端码元时钟，1.25MHz，即发端码元速率为1.25MHz。

　　clk_s2：发端duc模块时钟，80MHz(根据新一代无线通信统一平台实际参数设定)。

　　clk_r1：收端本地时钟产生器模块输入时钟，19.98MHz，通过可控时钟生成器(16倍分频)产生1.24875MHz的本地抽样时钟(与发送端码元速率相差1.25KHz)。

　　clk_r2：收端ddc模块时钟，与clk_s2同频，80MHz。

　　另外，发端duc输出信号中心频率为20MHz，收端ddc的本地载波频率为20.04MHz(即收发两端存在40KHz的载波频偏)。

　　假设帧同步序列为7阶m序列(长度为127)，其仿真结果如图6示。其中，图6(a)显示了帧时间同步的过程。在帧同步检测阶段，载波频偏引起输入信号幅度的较大范围变化，并发生反相，通过采用分段相关法，帧同步检测可以正确完成;而在帧同步确认阶段，载波同步等模块开始工作，频偏等对接收信号的影响基本消除，帧同步确认模块可以正确完成预定功能，从而实现帧同步。而图6(b)显示了位同步调整过程。在位同步前，本地时钟上升沿处于接收序列码元的边缘(本地时钟相位不处于最佳判决时刻)，超前或滞后时钟控制下的相关器输入序列只有一路与本地同步序列对齐，位同步模块根据两个相关器的结果对本地时钟进行调整，直到本地时钟相位与最佳判决时刻对齐。综上所述，本文的时间同步算法可以在存在载波频偏的情况下，很好完成帧同步功能，并同时利用同步序列完成位同步功能，大大缩短了位同步收敛所需的时间。

　　结语

　　本文根据新一代无线通信统一平台需要兼容多种无线通信体制以及采用FPGA完成预处理功能的特点，提出了一种适用于多种无线通信系统且硬件实现简单的时间同步算法。该算法由帧同步和位同步组成，帧同步和位同步都利用同步序列实现，适用于各种主流无线通信系统。在FPGA上实现了该算法，仿真结果证明了该算法是可行而且有效的，可以满足平台对主流无线通信体制的兼容性需求。

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