可实现快速锁定的FPGA片内延时锁相环设计

文章摘要：DSYN+SKEW=mult(P) (1)式中，DSYN为主延时链可以提供的延时；SKEW为时钟偏斜；muh(P)为整数个输入时钟周期。1．3 抗抖动设计如图2所示，控制逻辑中JF counter1和JF counter2功能模块。用户可以设置抗抖动数值d1，d2，如图1所示，从而对这两个模块中的计数器设定一个计数周期。在DLL锁定之后这两个模块开始工作，按照计数设定值的周期性对锁定后的时钟进行检测。即在计数器达到设定值时，对锁定后的反馈时钟和输入时钟进行鉴相，判断相位关系，控制可逆计数器对锁定后的时钟进行周期性微调干预。如图4所示，在系统内存在干扰时，会产生时钟抖动，若抗抖动模块工作检测到反

可实现快速锁定的FPGA片内延时锁相环设计,标签：eda技术,eda技术实用教程,http://www.88dzw.com

　　DSYN+SKEW=mult(P) (1)

　　式中，DSYN为主延时链可以提供的延时；SKEW为时钟偏斜；muh(P)为整数个输入时钟周期。

　　1．3 抗抖动设计

　　如图2所示，控制逻辑中JF counter1和JF counter2功能模块。用户可以设置抗抖动数值d1，d2，如图1所示，从而对这两个模块中的计数器设定一个计数周期。在DLL锁定之后这两个模块开始工作，按照计数设定值的周期性对锁定后的时钟进行检测。即在计数器达到设定值时，对锁定后的反馈时钟和输入时钟进行鉴相，判断相位关系，控制可逆计数器对锁定后的时钟进行周期性微调干预。如图4所示，在系统内存在干扰时，会产生时钟抖动，若抗抖动模块工作检测到反馈时钟超前于输入时钟，则进行一次微调，消除抖动的影响。抗抖动设计有助于减少抖动的影响。同时由于计数周期可设，使得用户可以在不同系统工作环境下，采用不同的抗抖动设定值，以达到最优的防抖效果。

　　2 OSDLL架构设计

　　以上介绍的是传统DLL架构下的设计，其具有设计周期相对较短、工艺可移植、抗干扰能力强等特点。由于其控制逻辑的工作特点，从复位状态开始，延时链复位至O，即可逆计数器从0开始计数。DLL按照工作节拍信号，一拍一拍地进行调整(假设6周期一节拍)，当输入时钟频率较低或者时钟相差较大时，其锁定时间将大大增加。取任何固定值作为延时链的复位值，同样存在某一频率段锁定时间较长的问题。

　　针对这一问题，采用one-shot延时计算机制，即完成SHIFT阶段后首先利用主延时链来计算反馈时OSDLL的特点是复用传统DLL的延时链，one-shot译码逻辑相对简单，没有过多地增加硬件开销，同时保持原DLL架构的优点，在多频段都能够提高锁定速度，频率适应性强。与传统DLL的锁定时间比较，如图6所示。图6中纵坐标代表锁定时间，横坐标代表仿真频率，百分数表示锁定时间相差的比钟上升沿和输入时钟上升沿之间的相位差值(假设有效沿是上升沿)，这个延时值以延时单元的数目来表征。将计算后的结果作为SYN逻辑中的可逆计数器0的初值，如图2所示，经过译码后使得主延时链具有一个合理的延时初值。然后DLL进入SYN阶段，按照上述的过程进行同步调整。由于大部分的相差在one-shot计算结果付给可逆计数器时已经消失，DLL只需经过很短的调整周期即可达到同步。这种结构的DLL，称之为OSDLL。

　　本设计进行one-shot计算时复用主延时链，如图5为one-shot结构，SHIFT阶段完成后在one-shot控制逻辑的控制下首先将图中的开关转向1。主延时链取8个延时单元为一个one-shot延时计算单元，这样可以简化译码电路的规模，同时可以计算出一个合理的延时粗略值，达到硬件增加和功能实现的折中。one-shot工作时首先对主延时链进行复位。然后发出START信号，START信号上升沿同CLKFB同步，STOP信号上升沿同CLKIN同步，START(上升沿后为恒“1”)信号送入延时链的输入端，每个延时计算单元的输出端作为译码器的译码输入，STOP为译码器的采样信号。由于延时单元具有一定的延时值所以，STOP信号有效时，译码电路将采集到“11110…000”的一串译码输入值。通过译码电路计算出其中“l”的个数，从而计算出两时钟沿之间的延时单元数目。将计算好的延时单元数目DELAY_NUM送入数字控制模块的可逆计数器0，如图2所示。开关转向0，CLKIN输入至延时链，启动SYN阶段，开始工作。例，可见在各个频率段，OSDLL都能够明显的降低锁定时间。

上一页  [1] [2] [3]  下一页