UC3907集成电路芯片的内部结构的原理框电路图

文章摘要：UC3907集成电路芯片的内部结构原理如图1所示，工作电源V∝（10脚）的电压范围为4．5～35 V；芯片内有一个基准电压源VREF，其值相对于ARTIFICIAL GND（6脚）为1.15 V，也可以从VREF（7脚）输出；ARTIFICIAL GND是芯片的低阻地（参考地），它比（—）SENSE（4脚）的电位高0．25V，这一电压偏置为接地放大器的工作电流提供回路，而使电压采样负端（—）SENSE（即接地放大器的反相输人端）为高输入阻抗。电流采相信号由C／S（＋）（2脚）和C／S（—）（3脚）差动输人到电流放大器，电流放大器是一个增益固定为20的低通差分放大器，允许共模输人电压范围为：最低

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　　UC3907集成电路芯片的内部结构原理如图1所示，工作电源V∝（10脚）的电压范围为4．5～35 V；芯片内有一个基准电压源VREF，其值相对于ARTIFICIAL GND（6脚）为1.15 V，也可以从VREF（7脚）输出；ARTIFICIAL GND是芯片的低阻地（参考地），它比（—）SENSE（4脚）的电位高0．25V，这一电压偏置为接地放大器的工作电流提供回路，而使电压采样负端（—）SENSE（即接地放大器的反相输人端）为高输入阻抗。

　　电流采相信号由C／S（＋）（2脚）和C／S（—）（3脚）差动输人到电流放大器，电流放大器是一个增益固定为20的低通差分放大器，允许共模输人电压范围为：最低值为功率返回线POWER RTN（5脚）电位，最高值为Ugp － 2 V，允许差模输人电压范围为50～500 mV。电流放大器的输出，一方面经过缓冲放大器连接到均流母线CURRENT SHARE BUS（15脚）；另一方面与均流信号一起，经过调整放大器生成环流信号，还可以通过STATUS INDICATE（16脚），输出主模块状态指示信号。

　　缓冲放大器输出到均流母线（15脚），各个并联电源模块与均流母线相连，以实现均流。均流母线对地短路或电位高于50 V时，保护电路动作，因此均流母线开路或短路，都不会影响各电源模块的独立工作。

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　　图1 UC3907集成电路芯片的内部结构的原理框图
　
　　输出电压采样信号由（＋）SENSE（11脚）和（—）SENSE（4脚）差动输入到电压误差放大器，以实现电压放大和系统频率特性校正，电压环补偿网络跨接在电压放大器的反相输人端（11脚）和输出端COMP（12脚）。

　　驱动放大器是一个反相缓冲器，接在电压放大器之后，它的增益固定为2．5倍，通常驱动外接光耦将电压误差信号耦合到电源模块的PWM控制器，具体来说，UC3907的OPTODRIVE（9脚）接外部光耦的发光二极管负端（其正端接UCC），如图11－ l6所示。吸人电流由接在ISET（8脚）与地之间的电流设定电阻决定，该电流最大允许值为20 mA。这时的调节极性是：光耦电流随着模块输出电压的上升而增大。在非隔离应用场合，可以直接利用8脚输出的电压信号（0.25～4.1 V），相应地调节极性是：8脚电位随着模块的输出电压上升而变高。

　　UC3907的5脚，一般接分流器的负端，该点的电位是最低的，它允许比（—）SENSE脚低0～5 V。