适用于12 bit流水线ADC采样保持电路的设计

文章摘要：本文采用的放大器为如图5所示的带有A1和A2两个辅助放大器的增益增强型折叠式共源共栅放大器。从工程设计角度考虑，采用统一模块化可简化设计过程，减少设计出错的可能性。因此辅助放大器也采用折叠式共源共栅结构，所有偏置电压都由一个偏置电路产生，并取偏置电流为主运放的1／10，以减小功耗。其中，Al以NMOS管作为输入端，A2以PMOS管作为输入端。考虑到这两个运放的直流输出是为主运放的M7，M8，M9，M10提供直流偏置，不需要大范围的波动，因此采用一种简单实用的共模反馈。另外，辅助放大器的单位增益带宽至少与主放大器的带宽相等，稍大则稳定时间会更短一些，因此可在其输出端接电容来调节带宽，将其控制在主

适用于12 bit流水线ADC采样保持电路的设计,标签：电源电路,电路设计,http://www.88dzw.com

本文采用的放大器为如图5所示的带有A1和A2两个辅助放大器的增益增强型折叠式共源共栅放大器。从工程设计角度考虑，采用统一模块化可简化设计过程，减少设计出错的可能性。因此辅助放大器也采用折叠式共源共栅结构，所有偏置电压都由一个偏置电路产生，并取偏置电流为主运放的1／10，以减小功耗。其中，Al以NMOS管作为输入端，A2以PMOS管作为输入端。考虑到这两个运放的直流输出是为主运放的M7，M8，M9，M10提供直流偏置，不需要大范围的波动，因此采用一种简单实用的共模反馈。另外，辅助放大器的单位增益带宽至少与主放大器的带宽相等，稍大则稳定时间会更短一些，因此可在其输出端接电容来调节带宽，将其控制在主运放第二极点内的合适位置。主运放则采用连续时间型共模反馈。

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