适用于12 bit流水线ADC采样保持电路的设计

文章摘要：在采样保持电路的输入端加差分电压1 V，时钟频率为20 MHz，仿真结果表明输出电压达到LSB／2(0.012％)精度内所需要的时间为14 ns，完全满足12 bit的精度要求。图6是在采样频率为20 MHz下，对由输入信号为Nyquist频率(9.819 3 MHz)，Vp-p=2 V的正弦信号，所得到的输出信号频谱图。从图中可以看出电路的SFDR为76 dB，完全满足系统要求。图7为运算放大器的版图，面积为288μm×128 μm(包括主电路、辅助放大器、偏置和共模反馈电路)。该运算放大器作为一个核心模块已流片测试。测试结果表明该放大器性能与仿真值相近，功能正确，可用于该采样保持电路中。5

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在采样保持电路的输入端加差分电压1 V，时钟频率为20 MHz，仿真结果表明输出电压达到LSB／2(0.012％)精度内所需要的时间为14 ns，完全满足12 bit的精度要求。

图6是在采样频率为20 MHz下，对由输入信号为Nyquist频率(9.819 3 MHz)，Vp-p=2 V的正弦信号，所得到的输出信号频谱图。从图中可以看出电路的SFDR为76 dB，完全满足系统要求。



图7为运算放大器的版图，面积为288μm×128 μm(包括主电路、辅助放大器、偏置和共模反馈电路)。该运算放大器作为一个核心模块已流片测试。测试结果表明该放大器性能与仿真值相近，功能正确，可用于该采样保持电路中。



5  结论

本文设计了一个可用于12 bit，20 MS／s流水线ADC中的采样／保持电路。该电路使用CSMC公司的0.5μm CMOS工艺库，在20 MS／s采样频率下，当输入信号的频率为9.8193 MHz时，SFDR为76 dB，精度达0.012％，完全满足12 bit要求。本文运用增益增强型折叠式运算放大器，以获得较高的增益和带宽。同时采用栅压自举开关，并通过对电路中的开关组合优化，极大的提高了电路的线性性能；采用全差分结构、底极板采样来消除电荷注入和时钟馈通。该采样保持电路能够直接应用于高速高精度模／数转换器等各种高速模拟系统中。

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2.2  采样开关的设计

2.2.1 开关类型的选取

在采样保持电路中，开关的性能对电路有着非常重要的影响。因此对于图1中的开关作了详细设计。在电路设计时，考虑到性能和功耗的优化，在对性能没有明显影响时，尽可能采用简单电路，否则以性能为主。图1中SW2和SW3处的开关主要用于连接到共模参考电压，短接输入端，短接输出端，对其性能要求不是很高，故采用简单的NMOS开关和CMOS互补型开关。在SWl处由于采样开关线性度对电路采样相的线性性能影响最大，如果用一个简单的NMOS开关，当输入信号电压变化时，其导通电阻也随之变化，这在实际工作中会引起较大的误差。而CMOS开关其导通电阻虽有所减小，但随输入信号的变化，其栅-源电压会随之改变，因此信号仍有失真，所以本文采用了一种线性度更好的栅压自举开关。

2.2.2  开关参数设计

由于小尺寸的开关会带来大的导通电阻，严重影响电路的速度，而大尺寸的开关则会引入非常大的馈通电容，对前级造成明显的影响。在本电路中，NMOS开关的W／L为12／1时仿真性能最好；对于CMOS互补型开关，其导通电阻的线性度受p管和n管的宽长比比例影响。所以要对管子的宽长比进行优化。经过仿真发现，在本电路中，当PMOS和NMOS的宽度比为2.8／1时，导通电阻Ron在整个工作范围内变化最小，线性度最好。栅压自举开关的电路结构如图3所示。它由时钟倍增电路、传输管和栅-源电压控制电路组成。由于传输管M1的栅-源电压V_gs恒定为V_DD，因此自举开关的导通电阻R_on较小，且基本恒定，线性度较好。图4为输入正弦信号时，开关传输管M₁的V_gs仿真波形，从图中可以看出，其V_gs基本不变，由于受M₁栅上的寄生电容的影响，栅源电压略小于V_DD。


3 运算放大器(OTA)的设计

OTA是采样保持电路的核心，它决定了该采样保持电路的精度和建立时间。由于该采样保持电路运用于12 bit 20 MHz流水线ADC，则要求该放大器的输出在25 ns的建立时间内稳定在最终值0.012％。如果将OTA设为单极点放大器，则可估算出OTA的直流增益最好能达到84 dB以上，单位增益带宽必须大于72 MHz。为了能达到较好的性能，一般都留有一定的余量，因此实际上设计中要比这些值大很多。考虑到普通一级运放的增益不够高；两级运放则速度上又达不到，故本文采用增益增强的折叠式共源共栅运放。

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