基于SRL16E的PN码生成器的设计

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在扩频通信中，通常在伪随机序列（Pseudo-random Noise，PN）的基础上产生扩频码。然而，扩频码（PN序列）的生成一直是通信工程师最关心的问题之一。随着FPGA（Field Programmable Gate Array，现场可编程逻辑门阵列）技术的发展，很多人采用FPGA来实现PN序列发生器。通常情况下应用FPGA来实现PN码生成器所采用的方法是利用触发器及逻辑门来组成线性反馈移位寄存器，从而产生所需的PN序列。然而这种方法会占用大量的触发器资源，不利于缩小芯片面积及制造成本。SRL16 E是Xilinx公司Virtex II等系列FPGA的Slice中的基本单元，应用它来实现PN码生成器可以大大降低FPGA中专用触发器的使用量，从而减少FPGA片上面积的占用。， 大小：4.14 MB