USB接口技术分析及电路设计

文章摘要：PDIUSBD12挂起时的低功耗以及LazyClock输出符合ACPI 、OnNOW和USB电源管理设备的要求。低功耗工作允许实现总线供电的外围设备。PDIUSBD12还集成了像SoftConnect、GoodLink、可编程时钟输出、低频晶振和终端电阻等特性。所有这些特性都能在系统实现时节省成本，同时在外围设备上很容易实现更高级的 USB功能。(1)内部结构① 模拟收发器。集成的收发器直接通过终端电阻与USB电缆接口。② 电压调整器。片上集成的1个3.3 V电压调整器为模拟收发器供电，也提供连接到外部1.5 kΩ上拉电阻的输出电压。作为选择，PDIUSBD12提供集成1.5 kΩ上拉电阻的S

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　　PDIUSBD12挂起时的低功耗以及LazyClock输出符合ACPI 、OnNOW和USB电源管理设备的要求。低功耗工作允许实现总线供电的外围设备。

　　PDIUSBD12还集成了像SoftConnect、GoodLink、可编程时钟输出、低频晶振和终端电阻等特性。所有这些特性都能在系统实现时节省成本，同时在外围设备上很容易实现更高级的 USB功能。

　　(1)内部结构

　　① 模拟收发器。集成的收发器直接通过终端电阻与USB电缆接口。

　　② 电压调整器。片上集成的1个3.3 V电压调整器为模拟收发器供电，也提供连接到外部1.5 kΩ上拉电阻的输出电压。作为选择，PDIUSBD12提供集成1.5 kΩ上拉电阻的SoftConnect技术。

　　③ PLL。片上集成1个*8 MHz的倍频PLL(锁相环)，允许使用6 MHz的晶振，EMI也由于使用低频晶振而减小。PLL的工作不需要外部器件。

　　④ 位时钟恢复。位时钟恢复电路用4倍过采样原理从输入的USB 数据流中恢复时钟，能跟踪USB规范中指出的信号抖动和频率漂移。

　　⑤ PHILIPS串行接口引擎PSIE。PHILIPS的SIE完全实现USB协议层。考虑到速度，它是全硬件的， 不需要固件(微程序)介入。这个模块的功能包括：同步模式识别、并 /串转换、位填充/不填充、CRC校验、PID确认、地址识别以及握手鉴定。

　　⑥ SoftConnect。高速设备与USB的连接是靠把D+通过1个1.5 kΩ的上拉电阻接到高电平来建立的。在PDIUSBD12中，这个上拉电阻是集成在芯片 内的，缺省是没有连接到VDD，这个连接是靠外部 MCU发一个命令来建立的。这使得系统微处理器可以在决定建立 USB连接之前完成初始化。重新初始化USB总线连接也可以不用拔掉电缆来完成。

　　⑦ GoodLink。GoodLink是靠一个引脚接发光二极管实现的。在 USB设备枚举时LED指示灯将立即闪亮;当PDIUSBD12被成功枚举并配置时， LED指示灯将会始终亮;经过PDIUSBD12的USB数据传输过程中， LED将一闪一闪，传输成功后LED熄灭;在挂起期间，LED熄灭。这种特性可以使我们知道 PDIUSBD12的状态，方便电路调试。　⑧ 存储器管理单元MMU和集成RAM。MMU和集成RAM能缓冲USB(工作在 12Mb/s)数据传输和微控制器之间并行接口之间的速度差异，这允 许微控制器以自己的速度读写USB包。

　　⑨ 并行和DMA接口。并行接口容易使用、速度快并且能直接与主微控制器接口。对于微控制器，PDIUSBD12可以看成是一个有8位数据总线和1位地址线的存储设备。 PDIUSBD12支持多路复用和非多路复用的地址和数据总线。在主端点(端点 2)和局部共享存储器之间也可使用DMA(直接存储器存取)传输。它支持单周期模式和块传送模式 两种DMA传输。

　　(2)PDIUSBD12引脚说明

　　(3)PDIUSBD12的典型连接

　　PDIUSBD12与80C51的连接电路如 图4-6 所示。在这个例子中， ALE始终接低电平，说明采用单独地址和数据总线配置。A0 脚接80C51的任何I/O引脚，控制是命令还是数据输入到PDIUSBD12 。80C51的P0口直接与PDIUSBD12的数据总线相连接，CLKOUT 时钟输出为80C51提供时钟输入。

　　(4)PDIUSBD12的DMA 传输

　　直接存储器寻址 允许在主端点和本地共享存储器间实现数据块的有效传输.使用DMA控制器,PDIUSBD12 的主端点和本地共享存储器间的数据传输可自主进行而不需要本地CPU 的干预.要处理任何DMA传输,本地CPU 从主机接收必要的建立信息并对DMA控制器进行相应的编程.典型的对DMA控制器的传输模式、字节计数寄存器和地址计数器进行正确的编程。在该模式下， PDIUSBD12 发出请求时开始传输，当字节计数器减少为零时终止。在DMA 控制器编程之后，本地CPU 在初始化传输时将PDIUSBD12 中的DMA使能位置位。

　　PDIUSBD12 可编程为单周期DMA或突发模式DMA。在单周期DMA 中，DMREQ在每单个应答后直到被DMACK_N 重新激活之前保持无效。在突发模式DMA 中，DMREQ 在器件中突发编程时一直保持有效。该过程持续到PDIUSBD12 通过EOT_N 接收到一个DMA 终止信息。这时产生一个中断指示本地CPU ，DMA操作已经完成。

　　在DMA 读操作时，DMREQ 仅当缓冲区完全表示主机成功的发送了一个信息包到PDIUSBD12 时才有效。由于具有双缓冲配置主机可以在第一个缓冲区被读出时对第二个缓冲区进行填充。这种并行的处理有效的增加了数据吞吐量。当主机没有完全填满缓冲区的情况下(单向ISO 配置时小于64 或128 字节)。DMREQ 会在缓冲区的最后一个字节时无效，而不管当前的DMA突发计数。在更新了DMA突发计数的下一个包发送时，DMREQ 再次被激活。

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