非多路复用与多路复用总线转换桥的设计与实现

[11-20 16:13:59] 来源：http://www.88dzw.com FPGA 阅读：8817次

文章摘要：２．２ＴＳＭ３２０Ｆ２０６的Ｉ／Ｏ时序分析ＴＭＳ３２０Ｆ２０６的读写时序如图３和图４所示。Ｉ／Ｏ的读或写工作周期一般在两个机器周期内完成。在此期间，ＩＳ信号和地址信号一直保持有效；闸门信号ＳＴＲＢ发生在第一个机器周期有效后并保持一个机器周期以上；ＲＥ和ＷＥ有效时，数据有效。两次连续的写操作（如图４所示）时，ＷＥ的有效间隔时间ｔＷ（ＷＨ）最小为（２Ｈ－４）ｎｓ，而两次连续的读操作（如图３所示）时，ＲＥ的有效间隔时间ｔＷ（ＲＤＨ）为（Ｈ－４）ｎｓ～Ｈｎｓ，其中Ｈ为０．５倍的机器时钟周期。可见对于连续的读、写操作，ＲＥ、ＷＥ的有效间隔不同，设计电路时应注意此细节。在连续的读或写操作时，ＩＳ

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２．２ＴＳＭ３２０Ｆ２０６的Ｉ／Ｏ时序分析

ＴＭＳ３２０Ｆ２０６的读写时序如图３和图４所示。Ｉ／Ｏ的读或写工作周期一般在两个机器周期内完成。在此期间，ＩＳ信号和地址信号一直保持有效；闸门信号ＳＴＲＢ发生在第一个机器周期有效后并保持一个机器周期以上；ＲＥ和ＷＥ有效时，数据有效。两次连续的写操作（如图４所示）时，ＷＥ的有效间隔时间ｔＷ（ＷＨ）最小为（２Ｈ－４）ｎｓ，而两次连续的读操作（如图３所示）时，ＲＥ的有效间隔时间ｔＷ（ＲＤＨ）为（Ｈ－４）ｎｓ～Ｈｎｓ，其中Ｈ为０．５倍的机器时钟周期。可见对于连续的读、写操作，ＲＥ、ＷＥ的有效间隔不同，设计电路时应注意此细节。在连续的读或写操作时，ＩＳ信号一直为有效电平‘０'，无法以此信号作为产生ＳＪＡ１０００的ＡＬＥ、读、写信号起始基准；而在写周期时，ＳＴＲＢ与ＷＥ的变化始终保持一致，因此在产生ＳＪＡ１０００写周期时，可以用ＳＴＲＢ作为ＡＬＥ、ＷＲ产生的起始基准信号。但是ＴＳＭ３２０Ｆ２０６在连续的读操作时，ＳＴＲＢ一直保持为低电平，可见在产生ＳＪＡ１０００读、写操作周期时，无法单独以它作为ＡＬＥ、ＲＤ信号产生的起始基准，需与ＩＳ、ＷＥ、ＲＥ进行逻辑组合来作为ＳＪＡ１０００读、写操作周期的起始基准信号。

３ＣＰＬＤ实现转换桥的设计方法

此转换桥如果用中规模集成电路（７４系列）实现起来比较复杂，工作频率又较高，布线时若稍不合理，易引起干扰，使得电路工作不稳定，因此这里采用高可靠性的复杂可编程逻辑器件ＣＰＬＤ，用硬件描述语言ＶＨＤＬ来实现。

３．１转换桥引脚信号定义

图５为转换桥的时序仿真图，其中转换桥的各引脚信号与ＴＭＳ３２０Ｆ２０６和ＳＪＡ１０００ｌ引脚信号的对应为：ｆａｂｌ７接Ａ０～Ａ７；ｆｄｂ７接Ｄ０～Ｄ７；ｆｄｓ接ＩＳ；ｆｓｔｒｂ接ＳＴＲＢ；ｆｗｅ接ＷＥ；ｆｒｄ接ＲＥ；ｆｃｐ接ＣＬＫＯＵＴ１；ａｌｅ接ＡＬＥ；ａｄｂ７接ＡＤ７～ＡＤ０；ｗｒ接ＷＲ；ｒｄ接ＲＤ。

３．２ＳＪＡ１０００读、写周期使能信号和起始基准信号的确定

转换桥的基准时钟ｆｃｐ为ＴＭＳ３２０Ｆ２０６的机器时钟输出信号ＣＬＫＯＵＴ１。ｆｃｐ为２０ＭＨｚ的方波信号。因为ＴＭＳ３２０Ｆ２０６的读或写工作周期一般为一、两个机器时钟周期，此时基准时钟ｆｃｐ最多含有四个边沿状态，无法完成非多路复用到多路复用的转换，所以通过软件等待设置，使ＴＭＳ３２０Ｆ２０６对外部总线操作时，由原来所用的一个机器时钟周期延长到四个机器时钟周期，边沿状态个数增加了４倍。另外ｆｃｐ的脉宽为２５ｎｓ，这样可以保证转换桥输出的多路复用总线时序的时间参数满足ＳＪＡ１０００的时序要求。从上面的时序分析中可以确定出ＳＪＡ１０００的读、写周期的使能信号ＩＳ　和起始基准信号ＳＴＲＢ、ＷＥ、ＲＥ逻辑组合　。ＩＳ作为转换桥的片选信号，当ＩＳ为“０”时，转换桥工作；否则，转换桥的各输出信号被悬挂。当ＩＳ为“０”、ＳＴＲＢ为“０”、ＷＥ为“０”、ＲＥ为“１”时，ＤＳＰ开始对外部Ｉ／Ｏ进行写操作，在后面紧跟的四个ＤＳＰ机器时钟周期产生出１个ＳＪＡ１０００的写周期；当ＩＳ为“０”、ＳＴＲＢ为“０”、ＷＥ为“１”、ＲＥ为“１”时，ＤＳＰ开始对外部Ｉ／Ｏ进行读操作，在后面紧跟的四个ＤＳＰ机器时钟周期产生出１个ＳＪＡ１０００的读周期。

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