HDLC的DSP与FPGA实现

文章摘要：HDLC发送端：首先由DSP将数据写入FPGA的FIFO之后，DSP给出标志;FPGA收到标志后，先发送帧头“7E” ，然后发送数据，如果数据中有5个连“1”则在其后插入1个“0”，数据发送结束后发送帧尾“7E”。FPGA设计FPGA中实现的主要是链路层协议完成HDLC数据接口的收发，并完成与DSP的数据交互，该电路由接口模块interface、HDLC数据发送模块transmitter和HDLC数据接收模块receiver三部分组成。FPGA接口模块interfaceinterface模块的主要功能是：DSP通过数据、地址总线和读写信号向FPGA读写并行数据。在本例中数据总线的宽度取决于所使

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　　HDLC发送端：首先由DSP将数据写入FPGA的FIFO之后，DSP给出标志;FPGA收到标志后，先发送帧头“7E” ，然后发送数据，如果数据中有5个连“1”则在其后插入1个“0”，数据发送结束后发送帧尾“7E”。

　　FPGA设计

　　FPGA中实现的主要是链路层协议完成HDLC数据接口的收发，并完成与DSP的数据交互，该电路由接口模块interface、HDLC数据发送模块transmitter和HDLC数据接收模块receiver三部分组成。

　　FPGA接口模块interface

　　interface模块的主要功能是：DSP通过数据、地址总线和读写信号向FPGA读写并行数据。

　　在本例中数据总线的宽度取决于所使用的DSP的数据位。由于目前DSP处理器的多为64位或32位，而完成数据交互使用8位就够了，因此这里采用8位的数据总线cpu_data[7..0]。地址总线包括译码选通发送FIFO和接收FIFO的寄存器地址，命令寄存器和状态寄存器。

　　对于DSP来说，FPGA可以看成是一个普通芯片，通过片选CS/、读写信号RD/和WR/，就可以选中FPGA并对其进行读写操作。

　　当FPGA需要向DSP传递信息时，中断信号输出端interrupt/ 变为低电平，DSP响应后可到FPGA中的状态寄存器去读取详细的中断信息并做出相应的处理。

　　FPGA数据发送模块HDLC_Send

　　HDLC_Send模块的主要功能是：对HDLC产生内部数据发送时钟tx_clk;锁存DSP写入FIFO的发送数据并按指定时序启动发送;在发送数据段前加上"7E"起始标志;对发送的数据及CRC计算结果进行"插零"操作并附上"7E"结束标志把结果输出(见图1)。

　　txhdlc模块由发送数据子模块、标志数据插零子模块及“7E”发送等模块组成。

　　HDLC的数据发送时钟tx_clk由外部输入时钟分频得到，能以高于比特发送的速度执行对内部操作。

　　待发送数据是由外DSP通过interface模块写入指定地址的缓冲存储器的。在HDLC中，可以选用的缓冲存储器类型有FIFO存储器、DPRAM存储器、移位寄存器等。在本设计中，发送数据的存储使用的FIFO存储器。使用这种寄存器的优点是：只对一个FIFO入口地址进行操作，简化FPGA设计。DSP向FPGA写完数据后，向状态寄存器写标志，表示数据发完可以发送，

　　发送的数据CRC的计算结果附在数据后面，再经"插零"后附上"7E"标志就可输出。发送数据子模块监视着每一个串行移出的数据，当发现数据流中出现5个连“1”时，就输出控制信号1f_detect/ 暂停数据移位，此时子模块zero_insert向数据流插入一个"0"比特。数据发送完毕后，“7E”发送子模块发出"7E"作为结束标志，同时清除标志位。

　　FGPA数据接收模块HDLC_Receiver

　　HDLC_Receiver模块的主要功能是：接收HDLC数据和时钟，并用时钟采样数据;在接收的数据流中检测有无“7E”及本机地址标志，如果有则接收数据，当检测到数据流中有“1F”信号，并后一个数据是“0”时，对数据进行“删零”操作;对经“删零”后的数据写入收FIFO;收到尾“7E”后，置收标志位，向interface模块发出rx_data_ready信号，当DSP通过中断接收到结束标志后，读入数据，清标志位，检查CRC校验值是否正确。

　　rxhdlc模块由接收数据子模块rx_data、标志检测子模块7e_detector、数据删零子模块zero_delete等组成。对比HDLC_receive模块和HDLC_Send模块，虽然两者一些子模块的功能是相逆的，但原理类似，不再重复说明。在HDLC_Receiver模块中采用了FIFO来作为HDLC接收数据缓存器，因此FPGA内部收数据和DSP读数据通过各自的读写口进行。

　　FPGA中的接收超时判断功能

　　当由于意外情况在总线上出现不完整数据时，需对接收数据进行超时判断，已防止在收到帧头“7E”后长时间未收到后续数据或尾“7E”时，死等数据，导致错判，使用的策略是：当收到“7E”及本机地址后，启动计数器，计数时间长于最长帧一倍左右，如果从计时开始到计时结束未收到“7E”则判超时，重新接收数据;而如果在计时时间内收到“7E”则清零计数器，将数据存入收FIFO。

　　DSP软件的内容主要包括send模块和receive模块和CRC校验模块。

　　DSP功能

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