FPGA及动态可重构技术在软件无线电中的应用

文章摘要：2 基于FPGA的SDR硬件体系结构及DPR实现Xilinx Virtex2Pro FPGA内含处理器，通过一定的软件编程，可根据环境及外部需求采用不同的调制解调算法处理通信系统中的数据。通过DPR技术，可以实时快速地调整算法中的参数或者实现不同算法之间的切换。2.1 基于FPGA的SDR硬件平台本文基于Xilinx Virtex2Pro FPGA，搭建的SDR硬件平台如图3所示。该系统以软核处理器 MicroBlaze为核心，DDR SDRAM Controller、OPB_HWICAP和UART Controller通过OPB总线与处理器通信。DDR SDRAM为片外处理器，UART为串口

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　　2 基于FPGA的SDR硬件体系结构及DPR实现

　　Xilinx Virtex2Pro FPGA内含处理器，通过一定的软件编程，可根据环境及外部需求采用不同的调制解调算法处理通信系统中的数据。通过DPR技术，可以实时快速地调整算法中的参数或者实现不同算法之间的切换。

　　2.1 基于FPGA的SDR硬件平台

　　本文基于Xilinx Virtex2Pro FPGA，搭建的SDR硬件平台如图3所示。该系统以软核处理器 MicroBlaze为核心，DDR SDRAM Controller、OPB_HWICAP和UART Controller通过OPB总线与处理器通信。DDR SDRAM为片外处理器，UART为串口设备，ICAP为内部访问互连接口，主要用于部分重构。

　　2.2 DPR在SDR硬件平台中的应用

　　如图3所示，平台的顶层为调制解调算法模块。本文以美国军方短波通信系统标准MIL-STD-188-110B调制解调算法的实现进行说明，图4所示为其实现框图。

　　该标准支持不同的比特速率和交织长度，在调制算法中格雷映射、符号生成和同步前导头与训练序列有所差别，故将其划分为动态模块，其余为静态模块。相应的，在解调模块当中，符号解析、格雷映射和解交织模块算法有所差别，划分为动态模块。在硬件实现过程中，由于不同模块处理数据的速率不相同，因此需增加一个时钟生成模块，并将其划分为动态模块。

　　之后，根据EAPR设计流程生成不同条件下的不同功能的部分比特流及全局静态比特流。设计实现的动态部分可重构调制解调器框图分别如图5、图6所示。与模块化设计方法相比，设计过程中动态和静态区域并不需要占据FPGA的整列，提高了FPGA的资源利用率。另一点不同之处在于模块化设计方法中总线宏是基于TBUF的，而EAPR总线宏是基于slice的。

　　实验表明，发射机系统的一个部分重配置比特流的大小为269 KB，为全局比特流（1 415 KB）的19.0%，因而所需的用于存储配置比特流的空间较小，配置速度相对较快，所需配置时间约为全局配置时间的19.0%。

　　3 FPGA组件在SCA中的集成

　　根据参考文献[4]的内容，可加载到软件无线电平台上的波形组件分为运行于通用处理器上的SCA组件和运行于专用硬件处理器(SHP)上的组件。FPGA组件属于SHP组件中的RPL（寄存器传输级可编程逻辑）组件，用HDL语言实现功能，但不支持CORBA。为使该类型的组件能够集成到SCA系统中，必须在设计时使其接口满足特定的规范，使之具有可移植性和可复用性。本文中FPGA组件按照OCP协议进行接口封装。参考文献[5]介绍了关于整个OCP协议的接口设置、工作原理和时序逻辑。

　　3.1 FPGA组件的代码生成

　　由于波形应用是由波形组件和域描述文件组成的，波形组件完成相应的功能，域描述文件提供组件之间的装配、连接、属性等信息，因此需要通过解析软件组件描述（SCD）文件和接口定义来获得OCP接口。SCD文件中定义了组件的端口列表，OCP模块就是要实现的组件。在接口库中已经定义好了各种接口类型。通过查询接口库，可以获得符合要求的接口，具体要实现的功能则由接口的参数决定。最终需要产生一个OCP接口配置文件，它以文本的形式描述了组件的内核和接口信息。

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