赛灵思推出 ISE 12设计套件用智能时钟门控技术

文章摘要：立即启动设计工作ISE 设计套件12创新技术将分阶段推出，其中面向 Virtex-6 FPGA 设计的智能时钟门控技术现已随12.1版本推出；面向 Virtex-6 FPGA 设计的部分重配置技术将随 12.2 版本推出；而 AXI4 IP 支持将随 12.3 版本推出。ISE 12 套件可与 Aldec、Cadence Design Systems、Mentor Graphics 以及 Synopsys等 公司推出的最新仿真和综合软件协同工作。此外，相对于前版而言，通过改进嵌入式设计技术，12.1 版软件的逻辑综合平均速度提升 2 倍，大型设计实施运行时间缩短 1.3 倍。12.1 版本软件

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　　立即启动设计工作

　　ISE 设计套件12创新技术将分阶段推出，其中面向 Virtex-6 FPGA 设计的智能时钟门控技术现已随12.1版本推出；面向 Virtex-6 FPGA 设计的部分重配置技术将随 12.2 版本推出；而 AXI4 IP 支持将随 12.3 版本推出。ISE 12 套件可与 Aldec、Cadence Design Systems、Mentor Graphics 以及 Synopsys等 公司推出的最新仿真和综合软件协同工作。

　　此外，相对于前版而言，通过改进嵌入式设计技术，12.1 版软件的逻辑综合平均速度提升 2 倍，大型设计实施运行时间缩短 1.3 倍。12.1 版本软件还为 Virtex-6 FPGA 多模无线电目标设计平台、Spartan-6 FPGA 工业自动化与工业影像目标设计平台以及 Virtex-6 HXT FPGA 100G OTN 和包处理目标设计平台（今年晚些时候推出）提供了扩展的并经生产验证的 IP。

　　ISE 12.1设计套件可立即提供各种 ISE 版本，逻辑版本的起始价格为 2,995 美元。

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