利用EDA工具提高系统级芯片测试的效率

文章摘要：DFT技术面临的挑战及其发展趋势DFT技术面临的挑战主要体现在两个方面：一是SOC产品的可测试性设计需要ATPG和BIST技术相结合，二是0.13um以下的工艺制造工艺需要处理更多的失效故障模型，具体表现在(at-speed)实速测试。当今超大规模的IC设计往往具有部分或全部SOC设计的特征：既存在逻辑电路，也存在存储器单元，甚至包括一些设计重用的宏模块和嵌入式的处理器内核。DFT是一种基于结构化的测试技术，针对这些不同的电路结构，对应的DFT技术也呈现多样化趋势。举例来说，通信类超大规模集成电路往往包含大量的、分布式的、小容量存储器阵列，如果利用MBIST技术进行测试，由于大面积MBIST电

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　　DFT技术面临的挑战及其发展趋势

　　DFT技术面临的挑战主要体现在两个方面：一是SOC产品的可测试性设计需要ATPG和BIST技术相结合，二是0.13um以下的工艺制造工艺需要处理更多的失效故障模型，具体表现在(at-speed)实速测试。

　　当今超大规模的IC设计往往具有部分或全部SOC设计的特征：既存在逻辑电路，也存在存储器单元，甚至包括一些设计重用的宏模块和嵌入式的处理器内核。DFT是一种基于结构化的测试技术，针对这些不同的电路结构，对应的DFT技术也呈现多样化趋势。举例来说，通信类超大规模集成电路往往包含大量的、分布式的、小容量存储器阵列，如果利用MBIST技术进行测试，由于大面积MBIST电路的插入，往往会影响存储器阵列周围的布线通路，从而影响电路的时序特性。Mentor公司通过研究利用ATPG算法对存储器阵列进行测试，成功推出了Macrotest这样的EDA工具。如图6所示，工程师对存储器阵列的测试面临了更多的选择，同样也需要一种折中考虑。

　　深亚微米制造工艺0.13um和90nm以下的工艺加工线宽引发的失效故障往往与电路的工作速度相关。对深亚微米制造工艺的芯片必须生成实速测试向量进行测试，才能够保证芯片的质量。然而，实速测试向量的引入一方面增加了故障覆盖率，另一方面也增加了测试向量的数目。为了解决这个问题，可以采用嵌入式压缩引擎的ATPG工具，牺牲硅片面积，换取测试成本。如图7所示，去压缩器(Decompressor)和比较器(Compactor)可以作为通用的IP很方便地集成到用户的设计，引入嵌入式压缩引擎IP不需要对系统逻辑进行任何更改，对电路的性能没有任何影响；一方面利用片上压缩技术减少ATE机上存储的测试向量数目，另一方面利用片上压缩技术增加扫描链的个数以减少扫描链的长度，减少测试时间，从而成百倍地降低测试成本。

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