Camera Link协议和FPGA的数字图像信号源设计

文章摘要：系统上电后，晶体振荡器输出时钟信号，FPGA内部主控模块将自动产生与Camera Link协议相匹配的信号传输时序。FPGA内部产生的像素时钟信号、帧同步信号、行同步信号和图像数据一起进入DS90CR285，并通过该电平转换器件转换成LVDS信号，每对LVDS信号之间采用双绞线传输，以消除耦合干扰。图2中曲线部分即为Camera Link接口。3.3 FPGA程序设计设计中采用VHDL硬件描述语言进行时序设计。系统时钟为125 MHz，信号源像素时钟信号PIXCLK为系统时钟6分频，即21 MHz。本图像信号源数据格式为640×480，帧频为53 Hz，即每秒传输53帧图像。行同步信号LVAL

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　　系统上电后，晶体振荡器输出时钟信号，FPGA内部主控模块将自动产生与Camera Link协议相匹配的信号传输时序。FPGA内部产生的像素时钟信号、帧同步信号、行同步信号和图像数据一起进入DS90CR285，并通过该电平转换器件转换成LVDS信号，每对LVDS信号之间采用双绞线传输，以消除耦合干扰。图2中曲线部分即为Camera Link接口。

　　3.3 FPGA程序设计

　　设计中采用VHDL硬件描述语言进行时序设计。系统时钟为125 MHz，信号源像素时钟信号PIXCLK为系统时钟6分频，即21 MHz。本图像信号源数据格式为640×480，帧频为53 Hz，即每秒传输53帧图像。行同步信号LVAL和帧同步信号FVAL均由像索时钟信号进行计数产生，其时序如图3所示。

　　其中P1为71个PIXCLK时钟周期：A为640个PIXCLK；即一行包含640个像素点；Q为94个PIXCLK；P2为23个PIXCLK，帧同步信号FVAL为低电平的时间是38 074个PIXCLK。一帧图像包含480行有效数据，可计算出传输一帧图像信号的时间为480×(A+Q)+38 074=390 394个PIXCLK时钟周期，帧频为21 MHz÷390 394=53 Hz，满足设计要求。

　　产生行同步信号、帧同步信号和图像数据部分程序代码如下：

　　上述代码中，lval为行同步信号；fval为帧同步信号；U12_data为图像数据。

　　3.4实验结果

　　将程序下载到FPGA进行实现。图4给出该图像信号源产生的视频同步信号，即帧同步电压信号Ufval和同步电压信号Ulval。由图4中可见，符合设计时序的要求。

　　4结语

　　根据提供的方案，使用FPGA设计的图像信号源结构简单，实现方便，而且具有很强的可扩展性。基于Camera Link接口协议的图像信号采用LVDS方式传输，增加了传输距离，提高了传输过程中的信号精度。在地面测试台系统的应用中，该图像信号源运行稳定、可靠，各项指标均能满足各项设计要求。

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