采用FPGA实现发电机组频率测量计的设计

文章摘要：图2顶层图形块3.1 测频控制模块设计这是三输入三输出模块，测频控制模块波形仿真如图3所示，如用Verilog HDL描述为：module Control (clk,reset,start,enableconvert,gate,endmeasure);input reset,start,clk;output enableconvert,gate,endmeasure;reg enableconvert,gate,endmeasure;always @ (posedge clk or posedge reset)beginif (reset)beginendmeasure <= 1'

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　　图2　顶层图形块

　　3.1 测频控制模块设计

　　这是三输入三输出模块，测频控制模块波形仿真如图3所示，如用Verilog HDL描述为：

　　module Control (clk,reset,start,enableconvert,gate,endmeasure);

　　input reset,start,clk;

　　output enableconvert,gate,endmeasure;

　　reg enableconvert,gate,endmeasure;

　　always @ (posedge clk or posedge reset)

　　begin

　　if (reset)

　　begin

　　endmeasure <= 1'b1 ;

　　enableconvert <=1'b0 ;

　　gate <= 1'b0 ;

　　end

　　else

　　begin

　　endmeasure <= 1'b0 ;

　　if (start)

　　begin

　　gate <= ~gate ;

　　enableconvert <= gate ;

　　end

　　end

　　end

　　endmodule

　　图3　测频控制器波形仿真时序图

　　3.2 二进制到十进制的转换器模块设计

　　本设计，需要转换时钟Convertfreq信号对转换模块进行时序控制，由于要在1s内完成转换，则转换时钟Convertfreq的频率应该选用高频频信号，即转换时钟Convertfreq的频率是标准时钟Samplefreq信号10分频得到的。

　　为了对本设计进行波形仿真，取输入的10位二进制数bin[9..0]为10’b0000011001(十进制为25)。图4为二进制到十进制的转换器的仿真时序图：

　　图4 二进制到十进制的转换器的仿真时序图

　　4  仿真和调试

　　通过上述的描述，从各个模块独立的角度对其进行了仿真，结果表明设计符合要求。为了保证系统的整体可靠性，对整个系统做了仿真，仿真时序图如图5所示：

　　图5　系统仿真时序图

　　其中，LEDD,LEDC,LEDB,LEDA是译码的结果要在7段数码管上显示，0010010(显示为2)、0100100(显示为5)。将设计的频率测量计下载到目标芯片EP1C3T144C6中，并在GW48实验箱上进行的模拟仿真，当输入频率为1 Hz～1023 Hz的信号时，频率测量计所测的频率完全准确，当频率高于1023Hz时，系统报警，同时频率显示为0。

　　5 结束语

　　基于FPGA设计的发电机组频率测量计，系统在整体上采用光电耦合器的隔离方式，提高系统的抗干扰能力和稳定性。该系统具有线路简单可靠、通用性强、稳定度高等优点，可广泛应用于频率电压变换器、转速继电器。该设计的FPGA数字系统部分使用Verilog HDL语言，给出核心程序，并可以通过Verilog HDL语言的综合工具进行相应硬件电路的生成，具有传统逻辑设计方法所无法比拟的优越性。经过仿真后，验证设计是成功的, 达到预期结果。同时这种方法设计的数字电子系统可移植性强、可更改性好。如果需要的频率测量范围需要扩大，不需要硬件变化只需改变软件就可以,相对非常方便。

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