复杂SoC设计中的功率管理 (下)

文章摘要：时序问题是，在异步重新启动时钟时会出现时钟毛刺，因此，有必要在设计中包含对重新启动进行定时的电路，以避免出设计编辑的同步负载使能电路的比较。Power Compiler能够自动插入门控时钟电路，将图6a中的反馈网和多路转换器替代为图6b中的锁存器和插入到寄存器时钟网的双输入门电路。 由于门控电路取代了多路器，因而这种类型的门控时钟对面积的影响相对不大，而且，实际上还能将面积缩减5~15%。Power Compiler能够自动实现这种门控电路，而且不需要改变RTL代码。 Power Compiler还能采用库中的ICG来替换手动插入的门控时钟。这项功能能够支持那些在

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时序问题是，在异步重新启动时钟时会出现时钟毛刺，因此，有必要在设计中包含对重新启动进行定时的电路，以避免出

设计编辑的同步负载使能电路的比较。Power Compiler能够自动插入门控时钟电路，将图6a中的反馈网和多路转换器替代为图6b中的锁存器和插入到寄存器时钟网的双输入门电路。 

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       由于门控电路取代了多路器，因而这种类型的门控时钟对面积的影响相对不大，而且，实际上还能将面积缩减5~15%。Power Compiler能够自动实现这种门控电路，而且不需要改变RTL代码。

       Power Compiler还能采用库中的ICG来替换手动插入的门控时钟。这项功能能够支持那些在物理流程中拥有手动门控时钟的传统模块或IP。Power Compiler能够识别ICG中与功率相关的属性，从而有助于此类单元的布局。对于门控时钟的高级用户，Power Compiler能够通过实现多级门控时钟，来节省更多的功率。在这项技术中，一个门控时钟单元代替寄存器组，作为另一个门控时钟单元的馈入。

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bsp;   RTL级门控时钟能 够以多种方式节省功率：由于时钟信号不必持续馈入寄存器组，因而内部功耗降低；由于时钟网络中的电容值减小，因而开关功耗降低；由于下游逻辑电路并未改变，因而功耗还能够进一步降低。

       在Power Compiler与Physical Compiler协同工作时，门控时钟单元的布局得到了优化。在Physical Compiler流程中，Power Compiler确保门电路单元能够就近放置在一起，门控电路部件与其所驱动的部件也能靠近放置，这样的布局减少了其它方式中门控时钟可能出现的时钟扭曲。

       除非加入特定的可测性设计，否则门控时钟会导致芯片的可测性下降。由于时钟信号是由内部信号进行控制，所以测试工程师无法控制可测性设计扫描触发器的负载。这个问题可以通过在测试编辑过程中增加一个测试引脚，并将其指定为一个固定值(1'b1)来加以避免。添加了控制点的门控时钟电路如图8所示。

       Power Compiler的set_clock_gating_style指令的选项能够在门控时钟中指定所添加的具易测性的逻辑电路的数量和类型，以此改善芯片的可测试性。例如，可在门控时钟锁存器前后添加一个用于测试的控制点，并且选择test_mode或scan_enable模式，还可通过其它选项增加可观察性逻辑或者增加建立时间和保持时间裕量。若要使用Design Compiler的check_tes指令或check_dft指令，则要先使用hookup_testports和set_test_hold 1 Test_Mode指令。

       门控时钟不应在具有由Design Compiler实现的主/从触发器的变量(或信号)的设计中使用。Design Compiler采用clocked_on_also信号类型属性来实现这些触发器。但在门控时钟发生的抽象层面上，Power Compiler不能识别出这项属性，而只能将触发器的从时钟信号进行门控。可以使用set_clock_gating_signals指令，将特定的由主从型触发器实现的设计变量(或信号)排除在外：

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