基于高速PCB串扰分析及其最小化

文章摘要：2.3互感和互容的合成效应通常，容性串扰和感性串扰是同时发生的。由文献[1]，我们可以分别得到近端和远端的总串扰的计算公式，它们是分别由容性耦合和感性耦合叠加而成的。其中，Z0，C，l，Cm，Lm，L，V0分别为传输线的特征阻抗、单位长度电容、单位长度电感，两传输线之间耦合电容、耦合电感，两传输线平行长度和电压峰值。由以上两式，我们可以看出远端串扰总噪声由于容性和感性耦合的极性关系而相互消减，即远端串扰是可以消除的。在PCB布线中，带状线(Stripline) 电路更能够显示感性和容性耦合之间很好的平衡，其前向耦合能量极小；而对于微带线(Microstfip)，与串扰相关的电场大部分穿过的是空

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　　2.3互感和互容的合成效应

　　通常，容性串扰和感性串扰是同时发生的。由文献[1]，我们可以分别得到近端和远端的总串扰的计算公式，它们是分别由容性耦合和感性耦合叠加而成的。

　　其中，Z0，C，l，Cm，Lm，L，V0分别为传输线的特征阻抗、单位长度电容、单位长度电感，两传输线之间耦合电容、耦合电感，两传输线平行长度和电压峰值。

　　由以上两式，我们可以看出远端串扰总噪声由于容性和感性耦合的极性关系而相互消减，即远端串扰是可以消除的。在PCB布线中，带状线(Stripline) 电路更能够显示感性和容性耦合之间很好的平衡，其前向耦合能量极小；而对于微带线(Microstfip)，与串扰相关的电场大部分穿过的是空气，而不是其它的绝缘材料，因此容性串扰比感性串扰小，导致其前向耦合是一个小的负数。这也就是通常设计中，常忽略远端串扰的干扰，而较着重于近端串扰改善的原因。

　　在实际设计中，PCB的有关参数(如厚度，介电常数等)以及线长、线宽、线距、传输线与地平面的位置和电流流向都会影响c、l、Cm、Lm、L、的大小，而信号频率和器件的上升/下降时间决定了 。

　　在这里我们不做这些参数对串扰影响的定量分析，有关这些参数的相互关系及对串扰影响的程度。

　　2.4串扰的变化趋势

　　互感与互容的大小影响着串扰的大小，从而等价地改变传输线特征阻抗与传播速度。同样，传输线的几何形状在很大程度上影响着互感与互容的变化，因此传输线本身的特征阻抗对这些参数也有影响。在同一介质中，相对低阻抗的传输线与参考平面(地平面)间的耦合更加强烈，相对地与邻近传输线的耦合就会弱一些，因而低阻抗传输线对串扰引起的阻抗变化更小一些。

　　3 串扰导致的几种影响

　　在高速、高密度PCB设计中一般提供一个完整的接地平面，从而使每条信号线基本上只和它最近的信号线相互影响，来自其它较远信号线的交叉耦合是可以忽略的。尽管如此，在模拟系统中，大功率信号穿过低电平输入信号或当信号电压较高的元件(如TTL)与信号电压较低的元件(如ECL)接近时，都需要非常高的抗串扰能力。在PCB设计中，如果不正确处理，串扰对高速PCB的信号完整性主要有以下两种典型的影响。

　　3.1串扰引起的误触发

　　信号串扰是高速设计所面临的信号完整性问题中一个重要内容，由串扰引起的数字电路功能错误是最常见的一种。

　　图 4是一种典型的由串扰脉冲引起的相邻网络错误逻辑的传输。干扰源网络上传输的信号通过耦合电容，在被干扰网络和接收端引起一个噪声脉冲，结果导致一个不希望的脉冲发送到接受端。如果这个脉冲强度超过了接收端的触发值，就会产生无法控制的触发脉冲，引起下一级网络的逻辑功能混乱。

　　3.2串扰引起的时序延时

　　在数字设计中，时序问题是一个重要考虑的问题。图5显示了由串扰噪声引起的时序问题。图下半部分是干扰源网络产生的两种噪声脉冲(Helpful图5串扰噪声导致的延时glitch和Unhelpful glitch)，当噪声脉冲(helpful glitch)叠加到被干扰网络，就引起被干扰网络信号传输延时减少；同样，当噪声脉冲(Unhelpful glitch)叠加到被干扰网络时，就增加了被干扰网络正常传输信号的延时。尽管这种减少网络传输延时的串扰噪声对改善PCB时序是有帮助的，但在实际 PCB设计中，由于干扰源网络的不确定性，这种延时是无法控制的，因而对这种串扰引起的延时必须要加以抑制。

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