改进电路设计规程提高可测试性

文章摘要：编程时，自动测试信号发生器考虑到整个的组件链，并将其它组件接入旁路模型中。相反， Lattice 公司要求用 JEDEC 格式的数据，并通过通常的输入端和输出端并行编程。编程后，数据还要用于检查组件功能。开发部门提供的数据应尽可能地便于测试系统直接应用，或者通过简单转换便可应用。 8 、对于边界扫描（ JTAG ）应注意什么 由基于复杂组件组成精细网格的组件，给测试工程师只提供很少的可接触的测试点。此时也仍然可能提高可测试性。对此可使用边界扫描和集成自测试技术来缩短测试完成时间和提高测试效果。 对于开发工程师和测试工程师来说，建立在边界扫描和集成自测试技术基础上的测试战略肯定会增加费用。开发工

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　　编程时，自动测试信号发生器考虑到整个的组件链，并将其它组件接入旁路模型中。相反， Lattice 公司要求用 JEDEC 格式的数据，并通过通常的输入端和输出端并行编程。编程后，数据还要用于检查组件功能。开发部门提供的数据应尽可能地便于测试系统直接应用，或者通过简单转换便可应用。

　　8 、对于边界扫描（ JTAG ）应注意什么

　　由基于复杂组件组成精细网格的组件，给测试工程师只提供很少的可接触的测试点。此时也仍然可能提高可测试性。对此可使用边界扫描和集成自测试技术来缩短测试完成时间和提高测试效果。

　　对于开发工程师和测试工程师来说，建立在边界扫描和集成自测试技术基础上的测试战略肯定会增加费用。开发工程师必然要在电路中使用的边界扫描组件（ IEEE-1149.1- 标准），并且要设法使相应的具体的测试引线脚可以接触（如测试数据输入 -TDI ，测试数据输出 -TDO ，测试钟频 -TCK 和测试模式选择 -TMS 以及 ggf. 测试复位）。测试工程师给组件制定一个边界扫描模型（ BSDL- 边界扫描描述语言）。此时他必须知道，有关组件支持何种边界扫描功能和指令。边界扫描测试可以诊断直至引线级的短路和断路。除此之外，如果开发工程师已作规定，可以通过边界扫描指令“ RunBIST ”来触发组件的自动测试。尤其是当电路中有许多 ASICs 和其它复杂组件时，对于这些组件并不存在惯常的测试模型，通过边界扫描组件，可以大大减少制定测试模型的费用。

　　时间和成本降低的程度对于每个组件都是不同的。对于一个有 IC 的电路，如果需要 100 ％发现，大约需要 40 万个测试矢量，通过使用边界扫描，在同样的故障发现率下，测试矢量的数目可以减少到数百个。因此，在没有测试模型，或接触电路的节点受到限制的条件下，边界扫描方法具有特别的优越性。是否要采用边界扫描，是取决于开发利用和制造过程中增加的成本费用。衽边界扫描必须和要求发现故障的时间，测试时间，进入市场的时间，适配器成本进行权衡，并尽可能节约。在许多情况下，将传统的在线测试方法和边界扫描方法混合盐业的方案是最佳的解决方式。

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