(D2F0)单片系统(SOC)的设计与加工

文章摘要：2. 低功耗设计 系统级芯片因为百万门以上的集成度和数百兆时钟频率下工作，将有数十瓦乃至上百瓦的功耗。巨大的功耗给使用封装以及可靠性方面都带耒问题，因此降低功耗的设计是系统级芯片设计的必然要求。设计中应从多方面着手降低芯片功耗。 (1). 在系统设计方面，降低工作电压是一方面，但太低工作电压将影响系统性能。比较成熟的方法是采用空闲(Idle)模式和低功耗模式，在没有什么任务的情况下使系统处于等待状态或处于低电压低时钟频率的低功耗模式。采用可编程电源是获取高性能低功耗的有效方法。 (2). 在电路组态结构方面尽可能少采用传统的互补式电路结构，因为互补电路结构每个门

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2. 低功耗设计

    系统级芯片因为百万门以上的集成度和数百兆时钟频率下工作，将有数十瓦乃至上百瓦的功耗。巨大的功耗给使用封装以及可靠性方面都带耒问题，因此降低功耗的设计是系统级芯片设计的必然要求。设计中应从多方面着手降低芯片功耗。

      (1). 在系统设计方面，降低工作电压是一方面，但太低工作电压将影响系统性能。比较成熟的方法是采用空闲(Idle)模式和低功耗模式，在没有什么任务的情况下使系统处于等待状态或处于低电压低时钟频率的低功耗模式。采用可编程电源是获取高性能低功耗的有效方法。

      (2). 在电路组态结构方面尽可能少采用传统的互补式电路结构，因为互补电路结构每个门输入端具有一对P、NMOS管，形成较大的容性负载，CMOS电路工作时对负载电容开关充放电功耗占整个功耗的百分之七十以上，因此深亚微米的电路结构组态多选择低负载电容的电路结构组态，如开关逻辑，Domino逻辑以及ＮＰ逻辑，使速度和功耗得到较好的优化。

      (3). 低功耗的逻辑设计，一个数百兆频率的工作的系统不可能处处都是几百兆频率工作，对于电路中那些速度不高或驱动能力不大的部位可采用低功耗的门，以降低系统功耗。因此在逻辑综合时就将低功耗优化设计加进去，在满足电路工作速度的前题下，尽可能用低功耗的单元电路。

      (4). 采用低功耗电路设计技术，ＭＯＳ输出电路几乎都采用一对互补的Ｐ、ＮＭＯS管，在开关过程中，在瞬间存在两个器件同时通导，造成很大功耗，对系统级芯片引出腿多，电路频率高，这一现象更存严重，因此在电路设计时应尽可能避免这一问题出现以降低功耗。

2. 可测性设计技术

    系统级芯片是将芯核和用户自已定义的逻辑(UDL)一起集成，芯核深埋在芯片中，芯核不能事先测试。只能在系统级芯片被制造出耒后作为系统级芯片的一部份和芯片同时测试。因此对系统级芯片测试存在许多困难，首先是芯核是别人的，选用芯核的设计者不一定对芯核十分了解，不具备对芯核的测试知识和能力。再加之芯核深埋在芯片之中，不能用测试单个独立芯核的方法去处理集成后的芯核测试。只能通过某种电路模块的接入将芯核和外围测试资源接通，常用的方法有以下几种:

    (1) 并行直接接入技术，它是将芯核的I/O端直接接至芯片的引出端，或者通过多路选择器实现芯核I/O端和芯片引出端公用。对芯片内箝入芯核比较少的芯片或有丰富引出端可利用的芯片往往用这种方法。并行直接接入的优点是可直接利用独立芯核的测试方法测试片上箝入的芯核。

    (2) 串行扫描链接入法，本方法是在芯核四周设置扫描链，使芯核的所有I/O都能间接的和外围接通。通过扫描链，可以将测试图形传至测试点，也可以将测试响应结果传出。边界扫描技术就是一种特定的接入方法。串行扫描方法的优点是节约引出端口。 (3) 接入功能测试机构，这种方法是在芯核周围接入逻辑模块以产生或传播测试图形。片上自测试是其中一种，在片上接入测试资源，实现对特定芯核的测试。自测试降低了外围接入模块的复杂性，只需简单的测试接口，绝大多数存贮器测试可用此方法，将自测试逻辑和存贮器芯核设计在一起。

     一个完整的系统级芯片测试应包括芯核内部测试，以保证每个芯核正确无误。还应通过周围逻辑电路进行跨芯核的测试，以及对用户自定义逻辑电路的测试。芯片设计时可测性设计的任务是将测试装置和被测系统级电路通过 DFT的测试线路连成一个统一的机构。可将各个芯核的接入路径经多路选择器和芯片的主要I/O端相连，也可以将测试接入路径和芯片总线相连，也可将需控制和需观察的测试点接在扫描链中。形成一个统一的可为测试装置控制的整体。

4、深亚微米ＳＯＣ的物理综合

     由于深亚微米时互连线延迟是主要延迟因素，而延迟又取决于物理版图。因此传统的自上而下的设计方法只有在完成物理版图后才知道延迟大小。如果这时才发现时序错误，必须返回前端，修改前端设计或重新布局，这种从布局布线到重新综合的重复设计可能要进行多次，才能达到时序目标。随着特征尺寸的减少，互连线影响越来越大。传统的逻辑综合和布局布线分开的设计方法已经变得无法满足设计要求。必须将逻辑综合和布局布线更紧密的联系起来，用物理综合方法，使设计人员同时兼顾考虑高层次的功能问题、结构问题和低层次上的布局布线问题。物理综合过程分为初始规划、ＲＴＬ规划和门级规划三个阶段。 在初始规划阶段，首先完成初始布局，将ＲＴＬ模块安置在芯片上，并完成I/O布局，电源线规划。根据电路时序分折和布线拥挤程度的分折，设计人员可重新划分电路模块。通过顶层布线，进行模块间的布线。并提取寄生参数，生成精确线网模型，确定各个ＲＴＬ模块的时序约束，形成综合约束。

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