基于CPLD的系统中I2C总线的设计

[11-20 16:14:01]   来源：http://www.88dzw.com  FPGA   阅读：8787次

文章摘要：可见该Ｉ２Ｃ总线模型如下：单主操作，只实现简单的写和读操作（亦可只有写操作，只是硬件调试的时候会麻烦些），写地址连续，没有竞争和仲裁，是很简单的Ｉ２Ｃ总线系统。由此设计了如图３所示的ＩＰ核。其中，ＲＥＳＥＴ为复位信号，ＣＬＫ为系统时钟。 为了软件仿真方便，把双向数据线ＳＤＡ用分离的两条线模拟：ＳＤＡ为数据输出，ＳＤＡＡＣＫ为ＳＤＡ的应答信号。软件仿真成功后，只要把ＳＤＡ设置为双向，稍微修改一下程序就可以向ＣＰＬＤ器件下载，进行实际应用。 对ＡＤ９８８３内部地址连续的寄存器进行初始化，Ｉ２Ｃ总线上传输的时序信号依次为：开始信号（Ｓ）；从器件地址和写操作位（ＳＬＡＷ）；内部寄存器基地址（Ｂａｓｅ

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可见该Ｉ２Ｃ总线模型如下：单主操作，只实现简单的写和读操作（亦可只有写操作，只是硬件调试的时候会麻烦些），写地址连续，没有竞争和仲裁，是很简单的Ｉ２Ｃ总线系统。由此设计了如图３所示的ＩＰ核。其中，ＲＥＳＥＴ为复位信号，ＣＬＫ为系统时钟。

为了软件仿真方便，把双向数据线ＳＤＡ用分离的两条线模拟：ＳＤＡ为数据输出，ＳＤＡＡＣＫ为ＳＤＡ的应答信号。软件仿真成功后，只要把ＳＤＡ设置为双向，稍微修改一下程序就可以向ＣＰＬＤ器件下载，进行实际应用。

对ＡＤ９８８３内部地址连续的寄存器进行初始化，Ｉ２Ｃ总线上传输的时序信号依次为：开始信号（Ｓ）；从器件地址和写操作位（ＳＬＡＷ）；内部寄存器基地址（Ｂａｓｅ Ａｄｄｒｅｓｓ）；写入基地址的数据（Ｄａｔａ０）；写入下一地址（Ｂａｓｅ Ａｄｄｒｅｓｓ＋１）的数据（Ｄａｔａ１）；写入地址（Ｂａｓｅ Ａｄｄｒｅｓｓ＋２）的数据（Ｄａｔａ２）；……；写入地址（Ｂａｓｅ Ａｄｄｒｅｓｓ＋１８）的数据（Ｄａｔａ１８）；停止信号（Ｐ）。

针对ＡＤ９８８３，如果电路中的Ａ０引脚５５＃接电源，则ＳＬＡＷ＝“１００１１００１”；Ｂａｓｅ Ａｄｄｒｅｓｓ＝“０００００００１”，Ｄａｔａ０～Ｄａｔａ１８是依据实际需要写入的初始化数据。

２．２ ＩＰ核程序的编写

整个程序用ＶＨＤＬ语言编制，ＳＣＬ输出时钟的设计是基于ＣＬＫ输入时钟的６４分频的。程序由三个状态组成：开始（ＳＴＡＲＴ）、转换（ＳＨＩＦＴ）和应答（ＡＣＫ）。状态定义如下：

ｔｙｐｅ ｓｔａｔｅｓ ｉｓ ｓｔａｒｔｓｈｉｆｔａｃｋ

ｓｉｇｎａｌ ｍｙ＿ｓｔａｔｅｓ ｓｔａｔｅｓ

下面给出部分进程的源代码以供参考。

２．２．１开始信号的产生

ＰＲＯＣＥＳＳｃｌｋ

ｉｆ ｃｌｋ'ｅｖｅｎｔ ａｎｄ ｃｌｋ＝‘１' ｔｈｅｎ

ＴＷＣＲ＜＝ＤＡＴＡＩＮ

ＳＣＬ＜＝‘１'

ｅｌｓｅ

ＴＷＣＲ＜＝ｏｔｈｅｒｓ＝＞‘０'

ｅｎｄ ｉｆ

ｉｆ ＴＷＣＲ＝“１０００００００” ｔｈｅｎ ——比较寄存器ＴＷＣＲ的开始

值设置（由用户决定）

ＳＴＲＢ＜＝‘１'

ｅｎｄ ｉｆ

ｉｆ ＳＴＲＢ＝‘１' ｔｈｅｎ ——开始条件

ＩＮＴ＜＝ＩＮＴ＋“０００００１” ——ＩＮＴ为时钟脉冲计数

ｉｆ ＩＮＴ＜＝“０１１０００” ｔｈｅｎ ——产生ＳＤＡ的下降沿

ＳＤＡ＜＝‘１'

ｅｌｓｅ

ＳＤＡ＜＝‘０'

ｅｎｄ ｉｆ

ｉｆ ＩＮＴ＞＝“０１１１１０” ｔｈｅｎ ——ＳＴＲＢ归０，保证只产生

一次开始信号

ＳＴＲＢ ＜＝‘０'

ＩＮＴ＜＝“００００００”

ｅｎｄ ｉｆ

ｅｎｄ ｉｆ

等所有的初始化数据传输完毕后即产生停止信号，过程与上面相类似，在此省略。

２．２．２ 数据转换过程

数据转换过程采用移位传输，传输８位之后即进入应答状态。

ｗｈｅｎ ｓｈｉｆｔ＝＞

ｉｆ ｃｎｔ＝“０１００００” ｔｈｅｎ ——ｃｎｔ为ｃｌｋ脉冲计数，由

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