利用FPGA实现基于RU算法编码器(LDPC编码器)的设计

低密度奇偶校验（Low Density Parity Check Code，LDPC）码是一类具有稀疏校验矩阵的线性分组码，不仅有逼近Shannon限的良好性能，而且译码复杂度较低, 结构灵活，是近年信道编码领域的研究热点，目前已广泛应用于深空通信、光纤通信、卫星数字视频和音频广播等领域。LDPC码已成为第四代通信系统(4G)强有力的竞争者，而基于LDPC码的编码方案已经被下一代卫星数字视频广播标准DVB-S2采纳。

编码器实现指标分析

作为前向纠错系统的重要部分，设计高速率低复杂度LDPC码编译码器成为提高系统性能的关键。对LDPC码来说，其编码复杂度相对较大，编码器的设计与实现是首要任务，也是译码器设计与实现的前提，有着十分重要的作用。

编码速率与复杂度是评价LDPC编码器好坏的重要指标。考虑高清晰度电视（HDTV）标准在分辨率为1920×1080，帧率为60帧/s，每个像素以24比特量化时，总数据率在2Gb/s的数量级。采用MPEG-2压缩，要求数据率大约在20～40Mb/s。

编码器设计思路

设LDPC码检验矩阵为H、生成矩阵为G 。传统的编码方法是利用生成矩阵G直接进行编码。由于G并不具有稀疏性，直接编码的复杂度与码长N的平方成正比。本文的编码器采用RU编码算法。该算法通过对交换校验矩阵行列的位置，保持矩阵的稀疏性，利用交换行列后的校验矩阵进行编码，有效降低了编码的复杂度。经过行列交换的校验矩阵具有近似下三角形式，如图1所示。

　　图1 交换校验矩阵

设信息序列为s，码字为C利用图1的矩阵可对信息序列s进行编码。码字分为三部分：C=（s，p1，p2），其中s是信息比特序列，长度为k；p1和p2是校验比特序列，长度分别为g和N-k-g。校验比特序列p1、p2计算公式如下：

编码流程如图2所示。

　　图2 编码流程图

设计LDPC编码器的时候注意：在RU算法中，对校验矩阵进行行列交换，转化为近似下三角形式称为编码预处理过程。给定一个校验矩阵，编码预处理过程和矩阵的计算只需要做一次，所以可先用软件完成。实际的编码计算通过硬件实现。这样做有利于提高编码硬件实现的效率。

LDPC码编码器实现

LDPC码编码器硬件结构

基于RU算法的LDPC编码实现过程主要是计算p1、p2的过程。设计编码器时，为了提高编码速度，将可以同时计算的步骤作并行处理，得到编码器的硬件结构如图3所示。

　　图3 LDPC码编码器结构

图3中A、B、C、E分别代表图1中相应的矩阵，F代表Φ矩阵。从图3可知，LDPC编码器主要由缓冲器（buffer）、矩阵向量乘法器（MVM）、矩阵加法器（VA）、前向迭代运算器（FS）、向量合成器（CWG）等运算单元以及存储各个矩阵相关信息的存储器组成。因为前向迭代运算基本上是矩阵与向量的乘法计算，所以矩阵向量乘法是LDPC编码过程最核心的单元。

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