多种EDA工具的FPGA协同设计

文章摘要：③单击Processing菜单下的“Start Compilation”项，开始编译过程。 ④查看编译结果。编译结果以树状结构组织在Compilation Report中，包含项目的设置信息，以及编译设置、编译效果等信息，同时也包含了静态时序信息。 （3）设计定时分析 单击Project菜单下的“Timing Settings...”选项，可以方便地完成时间参数的设定。Quartus II软件的时序分析功能在编译过程结束之后自动运行，并在编译报告的Timing Analyses文件夹中显示。其中我们可以得到最高频率fmax、输入寄存器的建立时间tsu、输出寄存器时钟到输出的延迟tco和输入保持

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③单击Processing菜单下的“Start Compilation”项，开始编译过程。
④查看编译结果。编译结果以树状结构组织在Compilation Report中，包含项目的设置信息，以及编译设置、编译效果等信息，同时也包含了静态时序信息。

（3）设计定时分析
单击Project菜单下的“Timing Settings...”选项，可以方便地完成时间参数的设定。Quartus II软件的时序分析功能在编译过程结束之后自动运行，并在编译报告的Timing Analyses文件夹中显示。其中我们可以得到最高频率fmax、输入寄存器的建立时间tsu、输出寄存器时钟到输出的延迟tco和输入保持时间th等时间参数的详细报告，从中可以清楚地判定是否达到系统的时序要求。本设计实例电路的fmax可达到192.31MHz。

（4）设计仿真
Quartus II软件允许设计者使用基于文本的向量文件（.vec）作为仿真器的激励，也可以在Quartus II软件的波形编辑器中产生向量波形文件（.vwf）作为仿真器的激励。通过Quartus II的波形编辑器，我们编辑波形文件“s_to_p.vwf”用于仿真。接着，在Processing菜单下选择“Simulate Mode”选项进入仿真模式，选择“Simulator Settings...”对话框进行仿真设置。在这里可以选择激励文件、仿真模式（功能仿真或时序仿真）等，我们选择时序仿真，单击“Run Simulator”即开始仿真过程。完成仿真后，我们可以通过时序仿真得到的波形判断系统设计是否达到要求。

（5）器件编程
设计者可以将配置数据通过MasterBlaster或ByteBlasterMV通信电缆下载到器件当中，通过被动串行（Passive Serial）配置模式或JTAG模式对器件进行配置编程，还可以在JTAG模式下给多个器件进行编程。利用Quartus II软件给器件编程或配置时，首先需要打开编程器（在New菜单选项中选择打开Chain Description File），在编程器中可以进行编程模式设置（Mode下拉框）、硬件配置（Programming Hardware对话框）及编程文件选择（Add File...按钮），将以上配置存盘产生.cdf文件，其中存储了器件的名称、器件的设计及硬件设置等编程信息。当以上过程正确无误后，单击Start按钮即可开始对器件进行编程配置。这里我们需要根据外围硬件电路设计的情况进行选择。

2.多种EDA工具协同设计

在FPGA设计的各个环节都有不同公司提供不同的EDA工具。每个EDA工具都有自己的特点。一般情况，由FPGA厂商提供的集成开发环境，如Quartus II，在设计综合和设计仿真环节都不是非常优秀，因此一般都会提供第三方EDA工具的接口，让用户更方便地利用其他EDA工具。在这方面，作为EDA集成开发环境的Quartus II做得很好，不仅可以产生并识别EDIF网表文件、VHDL网表文件和Verilog HDL网表文件，为其他EDA工具提供了方便的接口，而且可以在Quartus II集成环境中自动运行其他EDA工具。
在FPGA的开发中，如果选用Altera公司器件的话，Quartus II+FPGA Compiler II+Modelsim的工具组合是非常理想的选择。如图2所示，使用这三个EDA工具对实例进行协同设计的流程。下面，我们将详细介绍这三个工具的协同设计。

（1）设计输入和综合
在FPGA Compiler II中编辑“s_to_p.vhd”设计文件，并进行逻辑分析、综合和优化。使用FPGA Compiler II综合时，我们能够设置综合的各种约束条件及优化重点，并选择不同厂家的器件。在设计中，我们使用File菜单中的“Design Wizard”，创建项目，添加“s_to_p.vhd”设计文件，并选择Altera公司FLEX10KE系列型号为EPF10K30ETC114-1的器件为目标器件，在设置完成后，软件将自动开始综合和优化。综合、优化后，我们可以查看结果和综合所得到的原理图，看看是否能满足要求。接着，在Synthesis菜单中选择“Export Netlist...”打开导出网表的对话框。在这里，可以设置和导出用于布局布线和前仿真的网表。在项目对应的文件夹中，“s_to_p.edf”是用于Quartus II布局布线的，而“s_to_p.vhd”（注意：这个文件和源文件具有相同的名字）则用于Modelsim前仿真的。

（2）功能仿真和前仿真
使用Modelsim来进行功能仿真和前仿真。在Modelsim进行功能仿真和前仿真的操作一摸一样，只是输入的源程序不同罢了。首先，我们要创建项目，选择对应的工作库，并将源文件加入到项目中。接着选择Compile菜单中的“Compile...”对源文件进行编译，并编写测试台（可以是Macro文件，也可以是TestBench）。最后，选择Simulate菜单中的“Simulate...”，在“Simulate”对话框中选择仿真需要实体，采用对应的测试台进行仿真，验证系统的逻辑功能及综合后的逻辑功能的正确性。

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