电磁兼容性和PCB设计约束

文章摘要：连接线或PCB的印制线路造成的），电容的值可能不再有用。这时则需要在尽可能靠近IC管脚的地方加入另外一个小陶瓷电容（100-100Pf）,与"LF-"去耦电容并联。陶瓷电容的谐振频率（包括到IC电源管脚的线路长度）应高于逻辑电路的带宽[1/(π.τr)],其中，τr是逻辑电路中电压的上升时间。 如果每个IC都有去耦电容，信号回路电流可选择最方便的路径，VEE或者VCC，这可以由传送信号的线路和电源线路间的互耦来决定。 在两个去耦电容（每个IC一个）和电源线路形成的电感Ltrace之间，会形成串联谐振电路，这种谐振只可以发生在低频（＜1MHz＝或谐振电路的Q值较低（

电磁兼容性和PCB设计约束,标签：布线,emc是什么意思,http://www.88dzw.com

连接线或PCB的印制线路造成的），电容的值可能不再有用。这时则需要在尽可能靠近IC管脚的地

方加入另外一个小陶瓷电容（100-100Pf）,与"LF-"去耦电容并联。陶瓷电容的谐振频率（包括

到IC电源管脚的线路长度）应高于逻辑电路的带宽[1/(π.τr)],其中，τr是逻辑电路中电压的

上升时间。
   如果每个IC都有去耦电容，信号回路电流可选择最方便的路径，VEE或者VCC，这可以由传送

信号的线路和电源线路间的互耦来决定。
   在两个去耦电容（每个IC一个）和电源线路形成的电感Ltrace之间，会形成串联谐振电路，

这种谐振只可以发生在低频（＜1MHz＝或谐振电路的Q值较低（＜2＝的情况下。
   通过将高射频损耗扼流线圈串联在Vcc网络和要去耦的IC中，可使谐振频率保持在1MHz以下，

如果射频损耗太低可通过并联或串联电阻来补偿（图2）。
   扼流线圈应该总是采用封闭的内芯，否则它会成为一个射频发射器或磁场铁感应器。

例如：1MHz*1μHz    Z1=6.28Ω  Rs=3.14Ω     Q<2 Rp=12.56Ω

   大于谐振频率时，"传输线"的特征阻抗Z0（此时将IC的阻抗看作电源负载）等于：Z0 =

（Ltrace/Cdecoupling）的平方根

   去耦电容的串联电感和连接线路的电感对射频电源电流分配没有多大影响，比如采用了一个1

μH扼流线圈的情况。但它仍然会决定IC电源管脚间的电压波动，表3给出了电源信噪容限为25％

时，推荐的最大电感值Ltrace.根据图2所建议的去耦方法，两个IC间的传输线数量从3条减少到

了1条（见图3）。
   因此，对每个IC采用适当的去耦方法：Lchoke+Cdec.电路块间就只需定义一条传输线。
   对于τr<3ns的高速逻辑电路，与去耦电容串联的全部电感必须要很低（见表3）。与电源管

脚串联的50mm印制线路相当于一个50hH电感，与输出端的负载（典型值为50pF）一起决定了最小

上升时间为3.2ns。如要求更快的上升时间，就必须缩短去耦电容的引脚。长度（最好无引脚）并

缩短IC封装的引脚，例如可以用IC去耦电容，或最好采用将（电源）管脚在中间的IC与很小的3E

间距（DIL）无引脚陶瓷电容相结合等方法来达到这一目的，也可以用带电源层和接地层的多层电

路板。另外采用电源管脚在中间的SO封装还可得到进一步的改善。但是，使用快速逻辑电路时，

应采用多层电路板。

（四）、根据辐射决定环路面积

   无终点传输线的反射情况决定了线路的最大长度。由于对产品的EM辐射有强制性要求，因此环

路区域的面积和线路长度都受到限制，如果采用非屏蔽外壳，这种限制将直接由PCB来实现。
   注意：如果在异步逻辑电路设计中采用串联端接负载，必须要注意会出现准稳性，特别是对称

逻辑输入电路无法确定输入信号是高还是低，而且可能会导致非定义输出情况。

图3：正确的去耦电路块。

   对于频域中的逻辑信号，频谱的电流幅度在超出逻辑信号带宽（=1/π.τr）的频率上与频率

的平方成反比。用角频率表示，环路的辐射阻抗仍随频率平方成正比。因而可计算出最大的环路

面积，它由时钟速率或重复速率、逻辑信号的上升时间或带宽以及时域的电流幅度决定。电流波

形由电压波形决定，电流半宽时间约等于电压的上升时间。
  电流幅度可用角频率（=1/π.τr）表示为：  I(f)=2.I. τr/T
其中： I=为时域电流幅度；T=为时钟速率的倒数，即周期；
     τr为电压的上升时间，约等于电流半宽时间τH。
  从这一等式可计算出某种逻辑系列电路在某一时钟速率下最大环路面积，表5给出了相应的环路

面积。最大环路面积由时钟速率、逻辑电路类型（=输出电流）和PCB上同时存在的开关环路数量n

决定。
   如果所用的时钟速率超过30MHz，就必须要采用多层电路板，在这种情况下，环氧树脂的厚度

与层数有关，在60至300μm之间。只有当PCB上的高速时钟信号的数量有限时，通过采用层到层

上一页  [1] [2] [3]  下一页