确保信号完整性的电路板设计准则

文章摘要：根据上述数据，你就可以选择层叠了。注意，几乎每一个插入其它电路板或者背板的 PCB 都有厚度要求，而且多数电路板制造商对其可制造的不同类型的层有固定的厚度要求，这将会极大地约束最终层叠的数目。你可能很想与制造商紧密合作来定义层叠的数目。应该采用阻抗控制工具为不同层生成目标阻抗范围，务必要考虑到制造商提供的制造允许误差和邻近布线的影响。 在信号完整的理想情况下，所有高速节点应该布线在阻抗控制内层 ( 例如带状线 ) ，但是实际上，工程师必须经常使用外层进行所有或者部分高速节点的布线。要使 SI 最佳并保持电路板去耦，就应该尽可能将接地层 / 电源层成对布放。如果只能有一对接地层 / 电源层，你

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　　根据上述数据，你就可以选择层叠了。注意，几乎每一个插入其它电路板或者背板的 PCB 都有厚度要求，而且多数电路板制造商对其可制造的不同类型的层有固定的厚度要求，这将会极大地约束最终层叠的数目。你可能很想与制造商紧密合作来定义层叠的数目。应该采用阻抗控制工具为不同层生成目标阻抗范围，务必要考虑到制造商提供的制造允许误差和邻近布线的影响。 

　　在信号完整的理想情况下，所有高速节点应该布线在阻抗控制内层 ( 例如带状线 ) ，但是实际上，工程师必须经常使用外层进行所有或者部分高速节点的布线。要使 SI 最佳并保持电路板去耦，就应该尽可能将接地层 / 电源层成对布放。如果只能有一对接地层 / 电源层，你就只有将就了。如果根本就没有电源层，根据定义你可能会遇到 SI 问题。你还可能遇到这样的情况，即在未定义信号的返回通路之前很难仿真或者仿真电路板的性能。 

　　4 、串扰和阻抗控制 

　　来自邻近信号线的耦合将导致串扰并改变信号线的阻抗。相邻平行信号线的耦合分析可能决定信号线之间或者各类信号线之间的“安全”或预期间距 ( 或者平行布线长度 ) 。比如，欲将时钟到数据信号节点的串扰限制在 100mV 以内，却要信号走线保持平行，你就可以通过计算或仿真，找到在任何给定布线层上信号之间的最小允许间距。同时，如果设计中包含阻抗重要的节点 ( 或者是时钟或者专用高速内存架构 ) ，你就必须将布线放置在一层 ( 或若干层 ) 上以得到想要的阻抗。 

　　5 、重要的高速节点 

　　延迟和时滞是时钟布线必须考虑的关键因素。因为时序要求严格，这种节点通常必须采用端接器件才能达到最佳 SI 质量。要预先确定这些节点，同时将调节元器件放置和布线所需要的时间加以计划，以便调整信号完整性设计的指针。 

　　6 、技术选择 

　　不同的驱动技术适于不同的任务。信号是点对点的还是一点对多抽头的？信号是从电路板输出还是留在相同的电路板上？允许的时滞和噪声裕量是多少？作为信号完整性设计的通用准则，转换速度越慢，信号完整性越好。 50MHz 时钟采用 500ps 上升时间是没有理由的。一个 2-3ns 的摆率控制器件速度要足够快，才能保证 SI 的品质，并有助于解决象输出同步交换 (SSO) 和电磁兼容 (EMC) 等问题。 

　　在新型 FPGA 可编程技术或者用户定义 ASIC 中，可以找到驱动技术的优越性。采用这些定制 ( 或者半定制 ) 器件，你就有很大的余地选定驱动幅度和速度。设计初期，要满足 FPGA( 或 ASIC) 设计时间的要求并确定恰当的输出选择，如果可能的话，还要包括引脚选择。 

　　在这个设计阶段，要从 IC 供货商那里获得合适的仿真模型。为了有效的覆盖 SI 仿真，你将需要一个 SI 仿真程序和相应的仿真模型 ( 可能是 IBIS 模型 ) 。 

　　最后，在预布线和布线阶段你应该建立一系列设计指南，它们包括︰目标层阻抗、布线间距、倾向采用的器件工艺、重要节点拓扑和端接规划。 

　　7 、预布线阶段 

　　预布线 SI 规划的基本过程是首先定义输入参数范围 ( 驱动幅度、阻抗、跟踪速度 ) 和可能的拓扑范围 ( 最小 / 最大长度、短线长度等 ) ，然后运行每一个可能的仿真组合，分析时序和 SI 仿真结果，最后找到可以接受的数值范围。 

　　接着，将工作范围解释为 PCB 布线的布线约束条件。可以采用不同软件工具执行这种类型的“清扫”准备工作，布线程序能够自动处理这类布线约束条件。对多数用户而言，时序信息实际上比 SI 结果更为重要，互连仿真的结果可以改变布线，从而调整信号通路的时序。 

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