现实标准和32位MCU

文章摘要：由于CPU使用缓冲中的数据，当它执行第4个字时，另一个128位的字就被传输到了锁存器中，而同时该第4个字被移出了缓冲，锁存器中的新字也被传输到了缓冲。只要发起一个对闪存的数据读访问（装入操作），辅助的支持电路就建立一个数据通路将128位数据存储在缓冲中。这允许代码获取的历史被保留，从而避免了需要重新获取4个指令字的情况。如果一个存储器阵列（bank）可以在存储器访问中极大地提高速率，那么设置两个存储器阵列会怎样呢？通过采用锁存器将存储器分成两个阵列的结构，对于每个阵列所有的支持逻辑都相同，并可以具有两倍的指令历史，短循环就可以在所有的锁存器中被完整捕获，循环的执行得以加速。另外一点，双阵列也可

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　　由于CPU使用缓冲中的数据，当它执行第4个字时，另一个128位的字就被传输到了锁存器中，而同时该第4个字被移出了缓冲，锁存器中的新字也被传输到了缓冲。只要发起一个对闪存的数据读访问（装入操作），辅助的支持电路就建立一个数据通路将128位数据存储在缓冲中。这允许代码获取的历史被保留，从而避免了需要重新获取4个指令字的情况。

　　如果一个存储器阵列（bank）可以在存储器访问中极大地提高速率，那么设置两个存储器阵列会怎样呢？通过采用锁存器将存储器分成两个阵列的结构，对于每个阵列所有的支持逻辑都相同，并可以具有两倍的指令历史，短循环就可以在所有的锁存器中被完整捕获，循环的执行得以加速。另外一点，双阵列也可以对嵌套循环和寻找分支目标地址提供更好的支持

内部总线支持

　　正如EEMBC的标准测试所揭示的那样，CPU吞吐量只是衡量高性能的指标之一。对集成外设功能提供支持的MCU内部总线也可能有很大的不同。内部总线通常被连接到总线上的慢速设备所拖累，因此，更高速设备的数据传输就受到了限制。然而，通过采用总线分离的方法，将高速设备（例如10/100Mb/s以太网控制器或高速DMA控制器）连接到一段总线，而将低速设备（串行端口、定时器、脉宽调制器等）连接到另一段总线，就可以使每组设备发挥最好的性能。

　　通过在芯片内建立分层的总线，CPU可以具有对片上RAM和闪存进行无约束访问的局部总线。这就避免了CPU发出不必要的总线仲裁、总线批准延迟，以及总线等待状态等，从而改善了整体性能。

　　对于要求高性能的功能，如向量式中断控制器、以太网控制器、DMA控制器等，ARM高速总线（AHB）提供了对CPU的快速接口。慢速设备可以连接到ARM设备总线（APB）上，而且可以桥接到AHB，以使数据和指令从CPU和存储器不被影响地传输到低速总线。

　　当CPU增加更多的片上资源时，对这种分层总线结构的需求就更高。在许多实时控制应用中，采用单一总线拓扑结构的处理器无法获得有效的高性能I/O支持。

　　大量的集成外设也增加了CPU的工作量，CPU必须持续处理中断和响应所有的外设操作。通过使用高性能、向量式中断控制器，许多过量的操作会得到卸载，从而缩短了CPU的响应时间。EEMBC正在探索一种通用

的方法，测试MCU的集成外设并开发检测处理器运行情况的标准。

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