基于FPGA的液晶显示控制器设计

文章摘要：2.2 控制模块设计应用状态机的方法，用Verilog硬件描述语言设计控制模块CONTROLLER。CLK为2 MHz输入时钟信号。LP和内部控制信号DEN由状态机1控制产生，FLM由状态机2控制产生，M由状态机3控制产生，CP信号和ADDRA[14：0]根据CLK和DEN信号控制得到。状态机1有3个状态：状态1，LP为0，DEN为1，持续80个CLK脉冲后转向状态2；状态2，LP为1，DEN为0，持续1个CLK脉冲后转向状态3；状态3，LP为0，DEN为0，持续39个CLK脉冲后转向状态1。状态机2有2个状态：状态1，FLM为1，持续1个LP周期时间，即120个CLK脉冲；状态2，FLM为0

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2.2 控制模块设计

应用状态机的方法，用Verilog硬件描述语言设计控制模块CONTROLLER。CLK为2 MHz输入时钟信号。LP和内部控制信号DEN由状态机1控制产生，FLM由状态机2控制产生，M由状态机3控制产生，CP信号和ADDRA[14：0]根据CLK和DEN信号控制得到。状态机1有3个状态：状态1，LP为0，DEN为1，持续80个CLK脉冲后转向状态2；状态2，LP为1，DEN为0，持续1个CLK脉冲后转向状态3；状态3，LP为0，DEN为0，持续39个CLK脉冲后转向状态1。状态机2有2个状态：状态1，FLM为1，持续1个LP周期时间，即120个CLK脉冲；状态2，FLM为0，持续剩下的239个LP周期，即28 680个CLK脉冲。状态机3有2个状态，状态1，M为1，持续1个FLM周期时间，即28 800个CLK脉冲；状态2，M为0，也持续1个FLM周期时间。CP信号和ADDRA由于含有空白信号，所以由内部控制信号DEN和时钟信号CLK得到。以下为设计的源代码初始化部分：

3 仿真、下载测试分析

在ISE6.3环境下完成控制器设计后，在MODEL-SIM6.1b环境下完成仿真测试，波形如图3所示。

仿真波形结果符合设计要求。完成仿真后，经过综合实现，生成编程文件并且通过下载软件实现对Xilinx公司FPGA器件XC3S200编程，并用泰克逻辑分析仪TLA721分析测试，所得结果如图4所示。

图4中各控制信号之间的时序关系完全符合设计要求。测得一个CP脉冲周期为500 ns，在每行结束处有40个CP脉冲周期约20μs的空白信号；LP周期为60μs，高电平持续时间为500 ns，即一个CP周期；FLM周期为14.28 ms，约为70 Hz，高电平持续时间为60μs，即1个LP周期。测试结果表明，本设计液晶控制器完全符合LCM对控制信号的要求。

结 语

利用硬件描述语言Verilog设计LCM控制器的方法，具有减小电路板尺寸、易于集成到片上系统、缩小系统体积、方便修改、适应不同液晶显示器等特点，具有很好的可重用性；同时也是后续开发其他种类液晶显示控制器的基础。

本液晶显示控制器与MCU组成显示系统后，MCU将显示数据写入SRAM中，控制器将显示数据读出并与控制信号同步送入LCM中，很好地实现了图形显示。表明该液晶显示控制器成功地替代了传统的ASIC液晶控制器，具有良好的应用前景。

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